半导体结构及其制造方法、存储器及其制造方法与流程

1.本技术涉及半导体技术领域，涉及但不限于一种半导体结构及其制造方法、存储器及其制造方法。


背景技术：

2.随着半导体器件，如存储器尺寸的不断缩小，半导体器件中的晶体管尺寸也在被不断缩小，缩小的尺寸对晶体管的性能带来了更大的挑战。相关技术中的晶体管受限于尺寸，难以兼顾高性能。


技术实现要素：

3.为解决相关技术问题，本技术实施例提出了一种半导体结构及其制造方法、存储器及其制造方法。
4.本技术实施例提供了一种半导体结构，所述半导体结构包括至少一个晶体管，所述晶体管包括：
5.沟道，所述沟道包括第一材料层和环绕所述第一材料层设置的第二材料层；所述第一材料层的电阻率大于第一预设值，所述第二材料层的电阻率小于第二预设值，所述第一预设值大于所述第二预设值；
6.栅极，覆盖所述沟道的至少一个侧面；
7.源极和漏极，位于所述沟道的延伸方向的两端。
8.上述方案中，所述半导体结构包括多个晶体管，所述多个晶体管对应的多个所述沟道沿第一方向和第二方向阵列排布；所述第一方向和所述第二方向均与所述沟道的延伸方向垂直；其中，
9.沿所述第一方向排布的每一排晶体管中每个晶体管的栅极相互物理连接；沿所述第一方向排布的相邻的两排晶体管的栅极之间相互电隔离。
10.上述方案中，所述第一材料层的材料和/或所述第二材料层的材料包含氧化铟、氧化镓、氧化锌、氧化铟镓、氧化铟锌、氧化镓锌、氧化铟镓锌中的至少一种。
11.上述方案中，所述栅极环绕所述沟道设置。
12.本技术实施例提供了一种晶体管的制造方法，所述半导体结构包括至少一个晶体管，所述晶体管的制造方法包括：
13.形成沟道，所述沟道包括第一材料层和环绕所述第一材料层设置的第二材料层；所述第一材料层的电阻率大于第一预设值，所述第二材料层的电阻率小于第二预设值，所述第一预设值大于所述第二预设值；
14.形成覆盖所述沟道的至少一个侧面的晶体管的栅极；
15.在所述沟道的延伸方向的两端分别形成所述晶体管的源极和漏极。
16.上述方案中，所述半导体结构包括多个晶体管，所述多个晶体管对应的多个所述沟道沿第一方向和第二方向阵列排布；所述第一方向和所述第二方向均与所述沟道的延伸
方向垂直；其中，
17.沿所述第一方向排布的每一排晶体管中每个晶体管的栅极相互物理连接；沿所述第一方向排布的相邻的两排晶体管之间的栅极相互电隔离。
18.上述方案中，所述第一材料层的材料和/或所述第二材料层的材料包含氧化铟、氧化镓、氧化锌、氧化铟镓、氧化铟锌、氧化镓锌、氧化铟镓锌中的至少一种。
19.上述方案中，所述形成沟道，包括：
20.提供第一介质层；
21.在所述第一介质层中形成第一孔；
22.在所述第一孔的侧壁和底部形成所述第二材料层；
23.填充形成有第二材料层的第一孔，形成所述第一材料层。
24.上述方案中，，在所述第一孔的侧壁和底部形成所述第二材料层，包括：
25.通过原子层沉积工艺，在无氧的气氛中，形成所述第二材料层，
26.填充形成有第二材料层的第一孔，形成所述第一材料层，包括：
27.通过原位沉积方式，在有氧的气氛中，形成所述第一材料层。
28.上述方案中，形成所述第一材料层之后，所述方法还包括：
29.部分刻蚀所述第一介质层，形成暴露的第二材料层；
30.在所述暴露的第二材料层上形成栅极氧化层；
31.依次填充第一导电材料和第二介质层，刻蚀所述第一导电材料和第二介质层形成凹槽，在所述凹槽中填充绝缘材料形成栅极隔离结构。
32.本技术实施例又提供了一种存储器，包括：
33.多个第一存储单元，沿第一方向和第二方向阵列排布；
34.第一晶体管阵列，位于所述多个第一存储单元上；所述第一晶体管阵列包括多个上述方案中所述的晶体管；所述第一晶体管阵列沿第一方向的每一排晶体管的栅极相互物理连接，所述物理连接的栅极形成第一字线；每一所述存储单元分别与所述晶体管阵列中一晶体管的源极或漏极连接；所述第一方向和所述第二方向均与所述晶体管的沟道的延伸方向垂直；
35.多条沿所述第二方向并列排布的第一位线，位于所述第一晶体管阵列上；每一所述第一位线分别与所述第一晶体管阵列中沿所述第二方向排布的一排晶体管的漏极或源极连接。
36.上述方案中，所述存储器包括：动态随机存取存储器、铁电存储器、相变存储器、磁变存储器或者阻变存储器。
37.上述方案中，所述存储器包括：动态随机存取存储器，所述存储器单元包括：电容；所述电容包括柱状的第二电极，覆盖所述第二电极侧壁及底部的电介质，以及覆盖所述电介质的第一电极。
38.上述方案中，所述存储器还包括多个第二存储单元、第二晶体管阵列，多条第二位线；其中，
39.所述多个第二存储单元位于所述第一位线上，且沿所述第一方向和所述第二方向阵列排布；
40.所述第二晶体管阵列位于所述多个第二存储单元上；所述第二晶体管阵列包括上
述方案中所述的晶体管；所述第二晶体管阵列沿所述第一方向的每一排晶体管的栅极相互物理连接，所述物理连接的栅极形成第二字线；每一所述第二存储单元分别与所述第二晶体管阵列中一个晶体管的源极或漏极连接；
41.所述多条第二位线位于在所述第二晶体管阵列上，所述多条第二位线沿所述第二方向并列排布，每一所述第二位线分别与所述第二晶体管阵列中沿所述第二方向排布的一排晶体管的漏极或源极连接。
42.本技术实施例又提供了一种存储器的制造方法，所述方法包括：
43.形成多个第一存储单元，所述多个第一存储单元沿第一方向和第二方向阵列排布；
44.在所述多个第一存储单元上形成第一晶体管阵列；所述第一晶体管阵列通过上述方案中所述的晶体管的制造方法制造得到；所述第一晶体管阵列中沿所述第一方向的每一排晶体管的栅极相互物理连接，所述物理连接的栅极形成第一字线；每一所述第一存储单元分别与所述第一晶体管阵列中一个晶体管的源极或漏极连接；所述第一方向和所述第二方向均与所述晶体管的沟道的延伸方向垂直；
45.在所述第一晶体管阵列上形成多条沿所述第二方向并列排布的第一位线，每一所述第一位线分别与所述晶体管阵列中沿所述第二方向排布的一排晶体管的漏极或源极连接。
46.上述方案中，所述形成多条沿所述第二方向并列排布的第一位线，包括：
47.形成覆盖所述栅极的第二介质层；
48.部分蚀刻所述第二介质层，形成多个均沿所述第二方向延伸的第二沟槽；所述第二沟槽使得所述沟道的部分侧壁暴露；
49.在所述第二沟槽中填充第二导电材料，形成环绕所述沟道端部的所述位线。
50.上述方案中，所述第一存储单元包括电容；
51.所述形成多个第一存储单元，包括：
52.提供第三介质层；
53.在所述第三介质层中形成沿所述第一方向和所述第二方向阵列排布的多个第二孔；
54.在所述第二孔的侧壁和底部以及所述第三介质层的顶面形成第一电极；
55.在所述第一电极上形成电介质层；
56.填充形成有所述第一电极和所述电介质层的第二孔，形成多个第二电极；每一所述第二电极分别与所述晶体管阵列中一个晶体管的源极或漏极连接。
57.上述方案中，所述方法包括：
58.在所述第一位线上形成多个第二存储单元，所述多个第二存储单元沿所述第一方向和所述第二方向阵列排布；
59.在所述多个第二存储单元上形成第二晶体管阵列；所述第二晶体管阵列通过上述方案中所述晶体管的制造方法制造得到；第二晶体管阵列中沿所述第一方向的每一排晶体管的栅极相互物理连接，所述物理连接的栅极形成第二字线；每一所述第二存储单元分别与所述第二晶体管阵列中一个晶体管的源极或漏极连接；
60.在所述第二晶体管阵列上形成多条沿所述第二方向并列排布的第二位线，每一所
述第二位线分别与所述第二晶体管阵列中沿所述第二方向排布的一排晶体管的漏极或源极连接。
61.本技术实施例提出了一种半导体结构及其制造方法、存储器及其制造方法，其中，所述半导体结构包括至少一个晶体管，所述晶体管，包括：沟道，所述沟道包括第一材料层和环绕所述第一材料层设置的第二材料层；所述第一材料层的电阻率大于第一预设值，所述第二材料层的电阻率小于第二预设值，所述第一预设值大于所述第二预设值；栅极，覆盖所述沟道的至少一个侧面；源极和漏极，位于所述沟道的延伸方向的两端。本技术各实施例中，晶体管的源极、漏极沿晶体管延伸方向设置，从而单个晶体管在水平方向上所占的面积减少，单位面积内可设置的晶体管的数量增加，如此，可以满足晶体管小尺寸的需求；同时，沟道的构成包括不同电阻率的第一材料层和第二材料层，低电阻率的第二材料层有助于提高所述晶体管的阈值电压，高电阻率的第一材料层有助于提高所述晶体管的场效应迁移率，本技术实施例中包括第一材料层和第二材料层的沟道使得晶体管兼具有较高的场效应迁移率和较高的阈值电压，从而可以满足晶体管高性能的需求。
附图说明
62.图1a为本技术实施例提供的一种半导体结构的立体结构示意图；
63.图1b为本技术实施例提供的另一种半导体结构的立体结构示意图；
64.图2为本技术实施例提供的一种半导体结构的制造方法的实现流程示意图；
65.图3a至图3j为本技术实施例提供的一种半导体结构的制造过程的立体结构示意图；
66.图4a为本技术实施例提供的一种存储器的立体结构示意图；
67.图4b为本技术实施例提供的另一种存储器的立体结构示意图；
68.图5为本技术实施例提供的一种半导体结构的制造方法的实现流程示意图；
69.图6a至图6g为本技术实施例提供的一种存储器的制造过程的立体结构示意图。
70.附图标记说明
71.10-存储单元/电容；100-衬底；101-第三介质层；sch-第二孔；102-第一电极；103-电介质层；104-第二电极；sc-电容；
72.20-晶体管/晶体管阵列；201-第一介质层；ch-第一孔；c-沟道；202-第二材料层；203-第一材料层；s-源极；d-漏极；204-栅极氧化层；205-栅极；206-栅极隔离结构；207-第二介质层；at/at1/at2-每一排晶体管；gt-凹槽；git-栅极隔离槽/凹槽；
73.30-存储器；10-多个第一存储单元；11-多个第二存储单元；20-第一晶体管阵列；21-第二晶体管阵列；blt-第二沟槽；bl1-第一位线；bl2-第二位线；wl1-第一字线；wl1-第二字线；sc1-第一存储单元/电容；sc2-第二存储单元/电容。
具体实施方式
74.下面将参照附图更详细地描述本技术公开的示例性实施方式。虽然附图中显示了本技术的示例性实施方式，然而应当理解，可以以各种形式实现本技术，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本技术，并且能够将本技术公开的范围完整的传达给本领域的技术人员。
75.在下文的描述中，给出了大量具体的细节以便提供对本技术更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本技术可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本技术发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。
76.在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
77.应当明白，空间关系术语例如“在
……
下”、“在
……
下面”、“下面的”、“在
……
之下”、“在
……
之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在
……
下面”和“在
……
下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
78.在此使用的术语的目的仅在于描述具体实施例并且不作为本技术的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
79.为了能够更加详尽地了解本技术实施例的特点与技术内容，下面结合附图对本技术实施例的实现进行详细阐述，所附附图仅供参考说明之用，并非用来限定本技术实施例。
80.晶体管可以被用在各种存储器中，例如，动态随机存取存储器(dynamic random access memory，dram，dram)。通常，dram是包括1个晶体管t(transistor)和1个电容c(capacitance)(1t1c)的架构。
81.随着存储器的尺寸减小，存储区域的晶体管尺寸也在不断缩小，晶体管的尺寸越做越小，受限于晶体管的沟道尺寸影响，相关技术中的晶体管难以具有高性能。具体地，一些晶体管，如薄膜晶体管(thin-film transistors，tfts)的场效应迁移率(field-effect mobility，μfe)高，但是阈值电压(threshold voltage，vth)低；或者，另一些晶体管的vth高，但是μfe较低。相关技术中的晶体管不能兼具高μfe和高vth，难以满足高性能的要求。为了解决上述问题中的至少之一，本技术实施例提供了一种半导体结构及其制造方法、存储器及其制造方法。
82.本技术实施例提供一种半导体结构，图1a为本技术实施例提供的一种半导体结构的立体结构示意图(可以理解为沿x-z平面和y-z平面分别对半导体结构中一个晶体管进行剖开的立体示意图)，所述半导体结构包括至少一个晶体管，所述晶体管20包括：
83.沟道c，所述沟道c包括第一材料层203和环绕所述第一材料层203设置的第二材料层202；所述第一材料层203的电阻率大于第一预设值，所述第二材料层202的电阻率小于第二预设值，所述第一预设值大于所述第二预设值；
84.栅极205，覆盖所述沟道的至少一个侧面；
85.源极s和漏极d，位于所述沟道c的延伸方向的两端。
86.需要说明的是，本技术实施例提供的晶体管可以包括垂直晶体管，栅极为掩埋栅极的晶体管。图1a中除了对晶体管的各组成部件进行了示意，还示出了掩埋栅极205所需要的介质层(如下文所述的第一介质层201，以及第二介质层207)。
87.这里，所述沟道c中所述第一材料层203和所述第二材料层202对于所述晶体管性能提高的侧重点有所不同。电阻率大于第一预设值的所述第一材料层203，设置于所述沟道c内侧(理解为在x-y平面内沿沟道径向方向指向沟道芯部)远离所述栅极205的一侧，主要用于包括提高所述晶体管的阈值电压vth，电阻率小于第二预设值的所述第二材料层202，设置于所述沟道c外侧(理解为在x-y平面内沿沟道径向方向远离沟道芯部)靠近所述栅极205的一侧，主要用于包括提高所述晶体管的电子迁移率μfe。
88.可以理解的是，本技术实施例中，包括电阻率差异化设置的第一材料层203和第二材料层202的所述沟道c可以使得所述晶体管兼具满足要求的高μfe和高vth。当在高电阻率的第一材料层203的外侧形成连续平滑的低电阻率的第二材料层202时，由于缺陷的钝化和高质量的同质结界面，开关(on/off)比、vth和μfe显着提高。第二材料层202不仅影响vth的值，对μfe的影响也很大。
89.这里，所述第一预设值为一个较高的电阻率值，所述第二预设值为一个较高的电阻率值。实际应用中，所述第一预设值和所述第二预设值可以根据实际情况进行调整。在一些实施例中，所述第一预设值可以为100mω
·
cm，所述第二预设值可以为0.1ω
·
cm。也就是说，所述第一材料层203的电阻率大于100mω
·
cm，所述第二材料层202的电阻率小于0.1ω
·
cm。
90.实际应用中，可以通过材料选择、掺杂浓度(p型/n型载流子)选择、制造工艺参数(氧化性气氛/还原性气氛)选择得到满足电阻率需求的所述第一材料层203和所述第二材料层202。
91.示例性地，当选择的材料本身就具有高电阻率，则其较适合用于形成所述第二材料层202，当选择的材料本身就具有低电阻率，则其较适合用于形成所述第二材料层202。
92.示例性地，当载流子的掺杂浓度较低易形成高电阻率的材料层，当载流子的掺杂浓度较高易形成低电阻率的材料层。由此，在形成高电阻率的所述第一材料层203时，可以在其形成过程中给予较高的载流子掺杂浓度；在形成低电阻率的所述第二材料层202时，可以在其形成过程中给予较高的载流子掺杂浓度。
93.示例性地，在氧化性气氛(有氧气氛中)中易形成高电阻率的材料层，在还原性性气氛(无氧气氛中)中易形成低电阻率的材料层。由此，在形成高电阻率的所述第一材料层203时，可以在氧化性气氛进行；在形成低电阻率的所述第二材料层202时，可以在无氧气氛中进行。
94.实际应用中，所述第一材料层203的厚度比较厚，而第二材料层202的厚度比较薄。在一些实施例中，所述第一材料层203的沿所述沟道孔径向方向上的厚度为所述第二材料层202的沿所述沟道孔径向方向上的厚度的1倍-10倍。考虑到，在低电阻率的第二材料层的厚度增加超过约10nm后，影响变弱。在一些实施例中，所述第二材料层的沿所述沟道孔径向方向上的厚度范围为1nm-10nm，所述第一材料层的沿所述沟道孔径向方向上的厚度范围为10nm-100nm。
95.在一些实施例中，所述第一材料层203的材料与所述第二材料层202的材料可以相
同，也可以不同。
96.在一些实施例中，所述第一材料层的材料和/或所述第二材料层的材料包含非晶半导体材料。需要说明的是，非晶半导体材料相对于晶体(如单晶、多晶)半导体材料具有较高的μfe。在一些实施例中，所述第一材料层203的材料和/或所述第二材料层202的材料包含氧化铟、氧化镓、氧化锌、氧化铟镓、氧化铟锌、氧化镓锌、氧化铟镓锌中的至少一种；或者，所述第一材料层203的材料和/或第二材料层202的材料包含氧化铟、氧化镓、氧化锌、氧化铟镓、氧化铟锌、氧化镓锌、氧化铟镓锌中的至少一种化合物掺杂钴、镍、锡、铝、镁、锆、铪、钛、钽、钨元素中的至少一种元素形成的混合物。
97.在一具体示例中，所述第一材料层203和所述第二材料层202的材料可以均为氧化铟镓锌(igzo)。
98.可以理解的是，氧化铟镓锌可以驱动大量电流，这使得氧化铟镓锌晶体管用在存储器中时，存储器的写入速度更快，并且当氧化铟镓锌晶体管关闭时，泄漏的电荷很少，这使得比特的使用寿命更长。
99.在一些实施例中，所述栅极205环绕所述沟道c设置。也就是说，本技术实施例中的垂直晶体管具体可以是全环绕型栅极晶体管。需要说明的是，本技术实施例中的垂直晶体管并不限于全环绕型栅极晶体管，还可以包括其他类型的垂直晶体管，如半环绕型栅极晶体管，柱型栅极晶体管等。实际应用中，所述栅极205与所述沟道c之间，即所述栅极205与所述第二材料层202之间还形成有栅极氧化层204。
100.在一些实施例中，如图1a所示，源极s和漏极d的位置可以互换。源极s位于所述沟道c的第一端；漏极d位于所述沟道c的第二端；或者，漏极d位于所述沟道c的第一端；源极s位于所述沟道c的第二端。其中，所述第一端和所述第二端分别为所述沟道c在第三方向上相对的两端。这里，所述第三方向为所述沟道c的延伸方向。
101.请参考图1b，在一些实施例中，所述半导体结构包括多个晶体管，所述多个晶体管对应的多个所述沟道c沿第一方向x和第二方向y阵列排布；所述第一方向x和所述第二方向y均与所述沟道c的延伸方向垂直；其中，
102.沿所述第一方向排布的每一排晶体管at中每个晶体管的栅极相互物理连接；沿所述第一方向排布的相邻的两排晶体管at1、at2的栅极之间相互电隔离。
103.实际应用中，图1b中还示出了掩埋栅极205所需要的介质层(如下文所述的第一介质层201，栅极隔离结构206以及第二介质层207)。可以理解的是，沿所述第一方向x排布的每一排晶体管at中每个晶体管的栅极205相互物理连接构成了字线，所述字线构成为埋入式字线(buried word line)；沿所述第一方向x排布的相邻的两排晶体管at1、at2的栅极205之间被所述栅极隔离结构206电隔离；沿所述第三方向z上所述栅极205通过所述第一介质层201和所述第二介质层207与其他部件相隔离。
104.在一些实施例中，所述第一方向与所述第二方向相交，所述第一方向与所述第二方向之间的夹角可以为0-90度之间的任意角度；例如，所述第一方向可以垂直于所述第二方向。可以理解的是，所述第一方向与所述第二方向之间的夹角构建了所述晶体管的沿所述第一方向与所述第二方向的阵列排布的位置关系。
105.这里及下文中，为了便于描述本技术实施例中第一方向和第二方向表示为与衬底平面平行的两个正交方向；第三方向为垂直于衬底平面的方向，也就是第三方向为所述沟
道的延伸方向；其中，所述衬底平面可以理解为与所述沟道的延伸方向垂直的平面。第一方向表示为附图中的x方向；第二方向表示为附图中的y方向；第三方向表示为附图中的z方向。
106.在一些实施例中，所述沟道c沿垂直于所述第三方向且穿过沟道c的横截面形状可以是圆形、方形、椭圆形或者菱形。实际应用中，可以根据具体工艺进行选择；例如通过图案化工艺蚀刻形成圆形的沟道孔，在所述圆形的沟道孔中沉积形成所述沟道c，所述沟道c沿垂直于所述第三方向且穿过沟道c的横截面形状为圆形。
107.本技术各实施例中，晶体管的源极、漏极沿晶体管延伸方向设置，从而单个晶体管在水平方向上所占的面积减少，单位面积内可设置的晶体管的数量增加，如此，可以满足晶体管小尺寸的需求；同时，沟道的构成包括不同电阻率的第一材料层和第二材料层，低电阻率的第二材料层有助于提高所述晶体管的阈值电压，高电阻率的第一材料层有助于提高所述晶体管的场效应迁移率，本技术实施例中包括第一材料层和第二材料层的沟道使得晶体管道兼具有较高的场效应迁移率和较高的阈值电压，从而可以满足晶体管高性能的需求。
108.本技术上述实施例中提供的晶体管包括不同电阻率的第一材料层和第二材料层构成的沟道；进一步地，通过对第一材料层和/或第二材料层的电阻率值、厚度、材料构成等参数进行适当地选择，可以进一步地提高晶体管的μfe和vth，得到性能更高的晶体管。
109.本技术实施例所提供的半导体结构可以通过下述实施例提供的半导体结构的制造方法形成。本技术实施例提供的半导体结构的制造方法制造得到的半导体结构与上述实施例中的半导体结构类似，对于本技术实施例未详尽披露的技术特征，请参照上述实施例进行理解，这里，不再赘述。
110.可以理解的是，本技术实施例中所描述的半导体结构的制造方法并不局限于制作某一具体数量的晶体管：可以是制作单一晶体管的制造方法，也可以是制作晶体管阵列的制造方法。以下行文中及附图以制作晶体管阵列的制造方法进行示例性的描述。图3a至图3j为本技术实施例提供的一种半导体结构的制造过程的立体结构示意图。应当理解，图3a至图3j中所示的步骤并非排他的，也可以在所示操作中的任何步骤之前、之后或之间执行其他步骤；图3a至图3j中所示的各步骤可以根据实际需求进行顺序调整。
111.下面结合图2和图3a至图3j对本技术实施例提供的半导体结构的制造方法进行详细地说明。
112.图2为本技术实施例提供的一种半导体结构的制造方法的实现流程示意图；图3a至图3j对本技术实施例提供的半导体结构的制造过程的立体结构示意图。
113.请参考图2，在一些实施例中，所述半导体结构包括至少一个晶体管，所述晶体管的制造方法包括：
114.步骤2001，形成沟道；所述沟道包括第一材料层和环绕所述第一材料层设置的第二材料层；所述第一材料层的电阻率大于第一预设值，所述第二材料层的电阻率小于第二预设值，所述第一预设值大于所述第二预设值；
115.步骤2002，形成覆盖所述沟道的至少一个侧面的晶体管的栅极；
116.步骤2003，在所述沟道的延伸方向的两端分别形成所述晶体管的源极和漏极。
117.执行步骤2001，如图3a至图3d所示，形成所述沟道c。
118.在一些实施例中，所述形成沟道c，包括：
119.提供第一介质层201；
120.在所述第一介质层201中形成第一孔ch；
121.在所述第一孔ch的侧壁和底部形成所述第二材料层202；
122.填充形成有第二材料层202的第一孔，形成所述第一材料层203。
123.请参考图3a，提供第一介质层201，所述第一介质层201的材料可以包括但不限于氧化硅。实际应用中，所述第一介质层201可以通过物理气相沉积(physical vapor deposition，pvd)工艺、化学气相沉积(chemical vapor deposition，cvd)工艺、原子层沉积(atomic layer deposition，ald)等工艺形成。
124.在一些实施例中，所述第一介质层201可以根据器件的实际需求进行选择在衬底上形成。所述衬底(未示出)的材料可以包括硅(si)、锗(ge)、锗化硅(sige)衬底等；所述衬底(未示出)的还可以是绝缘体上硅(silicon-on-insulator，soi)或者绝缘体上锗(germanium-on-insulator，goi)，所述衬底中根据需要掺杂一定的杂质离子，所述杂质离子可以为n型杂质离子或p型杂质离子；在一实施例中，所述掺杂包括阱区掺杂和源漏区掺杂，在所述衬底中形成有源层(未示出)。在另一些实施例中，所述第一介质层201也可以不衬底上形成，如也可以在其他功能薄膜层上形成。
125.请参考图3b，在所述第一介质层201中形成第一孔ch；可以通过蚀刻工艺形成贯穿所述第一介质层201的第一孔ch。实际应用中，可以用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀等工艺在所述第一介质层201中形成第一孔ch。
126.请参考图3c和图3d，在所述第一孔ch的侧壁和底部形成所述第二材料层202；填充形成有第二材料层202的第一孔ch，形成所述第一材料层203。可通过一种或多种沉积工艺形成第二材料层202和所述第一材料层203。该工艺包括但不限于pvd工艺、cvd工艺、ald工艺或其任何组合。例如，可以通过原子层沉积工艺形成第二材料层202和第一材料层203。
127.在一些实施例中，在所述第一孔的侧壁和底部形成所述第二材料层，包括：通过原子层沉积工艺，在无氧的气氛中，形成所述第二材料层；
128.填充形成有第二材料层的第一孔，形成所述第一材料层，包括：通过原位沉积方式，在有氧的气氛中，形成所述第一材料层。实际应用中，通过原子层沉积工艺，在无氧的气氛中，通入含有所述第二材料层202的材料的反应气体，在所述第一孔ch的侧壁和底部形成具有所述第二材料层202；紧接着，停止通入含有所述第二材料层202的材料的反应气体，并通入含有所述第一材料层203的材料的反应气体，与此同时通入一定比例的氧气，这样通过原位沉积方式，在有氧的气氛中，在所述第二材料层202上形成所述第一材料层203。可以理解的是，所述第一材料层203和所述第二材料层202的电阻率受其形成时周围气氛(如氧化性气体或还原性气体)影响而明显改变。以此，通过无氧的气氛(实际应用中非绝对的无氧，而是尽可能的控制气氛中的氧含量低至工艺可接受的范围)中形成的所述第二材料层202的电阻率较低；控制通入一定比例的氧气的方式，调控所述第一材料层203的电阻率，通入的氧气含有越大形成的所述第一材料层203的电阻率越大。
129.需要说明的是，对于本技术实施例未详尽披露的所述第一材料层203和所述第二材料层202相关的技术特征：如电阻率、厚度、材料构成等参数选择，请参照前述实施例进行理解，这里，不再赘述。
130.执行步骤2002和2003，如图3e至图3j所示，形成覆盖所述沟道的至少一个侧面的
晶体管的栅极；在所述沟道的延伸方向的两端分别形成所述晶体管的源极和漏极。
131.在一些实施例中，形成所述第二材料层202之后，所述方法还包括：
132.部分刻蚀所述第一介质层201，形成暴露的第二材料层202；
133.在所述暴露的第二材料层202上形成栅极氧化层204；
134.依次填充第一导电材料和第二介质层207，刻蚀所述第一导电材料和第二介质层形成凹槽，在所述凹槽中填充绝缘材料形成栅极隔离结构206。
135.请参考图3e，部分刻蚀所述第一介质层201，形成暴露的第二材料层202；可以通过蚀刻工艺形成凹槽gt，以暴露的第二材料层202的侧壁。实际应用中，可以用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀等工艺形成暴露的第二材料层202的侧壁的所述凹槽gt。
136.在一些实施例中，所述凹槽gt在所述第三方向上并不贯穿所述第一介质层201。实际应用中，所述凹槽gt在所述第三方向上的深度可以小于所述沟道c在所述第三方向上厚度。
137.请参考图3f，在所述暴露的第二材料层202上形成栅极氧化层204；可以通过原位氧化所述第二材料层202在相应凹槽gt中具有裸露侧壁的方式，至少在每一所述沟道c的裸露的侧壁(也即所述第二材料层202的裸露的侧壁)形成栅极氧化层204。
138.这里，可以通过加热或者加压的方式，对每一所述沟道c的裸露的侧壁(也即所述第二材料层202的裸露的侧壁)进行原位氧化，形成栅极氧化层二氧化硅。
139.在一些实施例中，所述栅极氧化层204环绕所述沟道c设置，，即所述栅极氧化层204环绕于所述第二材料层202而形成。
140.请参考图3g和图3h，依次填充第一导电材料205’和第二介质层207；可以通过pvd工艺、cvd工艺或ald等工艺在形成了具有栅极氧化层204的凹槽gt中沉积第一导电材料205’，再通过回蚀刻工艺，在形成了具有栅极氧化层204和第一导电材料205’的凹槽gt中沉积第二介质层207。
141.这里，所述第一导电材料205’可以是金属材料或者半导体导电材料，例如，铜、钴、钨、钼、掺杂硅、多晶硅或其任何组合等；所述第二介质层207的材料包括但不限于氮化硅、氮氧化硅、碳化硅、二氧化硅或其任何组合等。
142.请参考图3i，刻蚀所述第一导电材料205’和第二介质层207形成凹槽git；可以通过蚀刻工艺形成凹槽git，所述凹槽git在所述第三方向上贯穿所述第一导电材料205’。实际应用中，可以用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀等工艺形成在所述第三方向上贯穿所述第一导电材料205’的所述凹槽git。可以理解的是，所述凹槽git将所述第一导电材料205’分隔为多个所述栅极205，在所述第一方向上相邻的所述栅极205被所述凹槽git分隔开。
143.在一些实施例中，所述凹槽git在所述第三方向上同时贯穿所述第一导电材料205’和所述第一介质层201；所述凹槽git在所述第一方向上同时将所述第一导电材料205’和所述第一介质层201。
144.在一些实施例中，所述栅极205环绕所述沟道c设置。实际应用中，所述栅极205与所述沟道c之间，即所述栅极205与所述第二材料层202之间还形成有栅极氧化层204。
145.请参考图3j，在所述凹槽git中填充绝缘材料形成栅极隔离结构206；可以通过pvd
工艺、cvd工艺或ald等工艺在所述凹槽gt中沉积绝缘材料，对所述绝缘材料进行化学机械抛光(chemical mechanical polishing，cmp)处理，使得所述绝缘材料的表面与所述第二介质层207的表面平齐，形成所述栅极隔离结构206。这里，所述绝缘材料包括但不限于氮化硅、氮氧化硅、碳化硅或者二氧化硅等。
146.在一些实施例中，所述半导体结构包括多个晶体管，所述多个晶体管对应的多个所述沟道c沿第一方向x和第二方向y阵列排布；所述第一方向x和所述第二方向y均与所述沟道c的延伸方向垂直；其中，
147.沿所述第一方向排布的每一排晶体管at中每个晶体管的栅极相互物理连接；沿所述第一方向排布的相邻的两排晶体管at1、at2的栅极之间相互电隔离。
148.可以理解的是，本技术实施例中所描述的晶体管阵列的制造方法用于制造包括并不局限于制作某一具体数量的晶体管，也可以是制作单一晶体管的制造方法。本技术实施例中晶体管阵列(上述图1b)的制造方法参考前述图3a至图3j的步骤进行理解，这里，不再赘述。
149.应当理解的是，参考前述图3a至图3j的步骤进行制作单一晶体管的制作过程中，有些步骤是可以不需要，例如图3i和图3j中形成的栅极隔离结构206是不必要的。本技术实施例中单个晶体管(上述图1a)制造方法参考前述图3a至图3h的步骤进行理解，这里，不再赘述。
150.本技术实施例提供一种存储器，图4a为本技术实施例提供的一种存储器的立体结构示意图。
151.请参考图4a，在一些实施例中，所述存储器30包括：多个第一存储单元10，沿第一方向和第二方向阵列排布；
152.第一晶体管阵列20，位于所述多个第一存储单元10上；所述第一晶体管阵列20包括多个本技术实施例所述的晶体管；所述第一晶体管阵列20沿第一方向的每一排晶体管的栅极205相互物理连接，所述物理连接的栅极形成第一字线wl1；每一所述存储单元sc分别与所述晶体管阵列20中一晶体管的源极s或漏极d连接；所述第一方向和所述第二方向均与所述晶体管的沟道c的延伸方向垂直；
153.多条沿所述第二方向并列排布的第一位线bl1，位于所述第一晶体管阵列20上；每一所述第一位线bl1分别与所述第一晶体管阵列20中沿所述第二方向排布的一排晶体管的漏极d或源极s连接。
154.实际应用中，所述第一字线wl1与每一所述晶体管阵列20的栅极205连接，所述第一字线wl1用于提供字线电压，并通过所述字线电压控制每一所述晶体管中所述沟道区的导通或截止。沿所述第一方向x延伸的所述第一位线bl1与每一所述晶体管阵列20的漏极d连接，所述第一位线bl1用于在每一所述晶体管导通时，对所述存储单元10执行读取或写入操作。
155.本技术实施例中，所述第一字线wl1和所述第一位线bl1的材料包括但不限于钨、钴、钼、铜、铝、多晶硅、掺杂硅、硅化物或其任何组合。
156.可以理解的是，在所述存储器中，如果每一所述存储单元sc分别与所述晶体管阵列20中一晶体管的源极s连接，则每一所述第一位线bl1分别与所述第一晶体管阵列20中沿所述第二方向排布的一排晶体管的漏极d连接；或者，如果每一所述存储单元sc分别与所述
晶体管阵列20中一晶体管的漏极d连接，则每一所述第一位线bl1分别与所述第一晶体管阵列20中沿所述第二方向排布的一排晶体管的源极s连接。
157.在一些实施例中，本技术实施例提供的存储器包括各种类型的存储器。例如，nand闪存(flash)、nor flash、dram、静态随机存取存储器(static random access memory，sram)、相变存储器(phase-change memory，pcm)、铁电存储器、磁变存储器或者阻变存储器。
158.在一些实施例中，所述存储器包括：dram，所述存储器单元包括：电容sc；所述电容sc包括柱状的第二电极104，覆盖所述第二电极104侧壁及底部的电介质层103，以及覆盖所述电介质103的第一电极102。实际应用中，可以是所述第二电极104端所述晶体管阵列中一晶体管的源极s连接，所述第一电极102端接地，所述电容sc用于存储写入的数据。
159.在一些实施例中，所述存储器包括阻变存储器，所述存储单元包括可调电阻，所述可调电阻连接于所述第一位线bl1和所述晶体管阵列20中一晶体管的源极s之间；或者，所述可调电阻连接于所述第一位线bl1和所述所述晶体管阵列20中一晶体管的漏极d之间，所述可调电阻用于通过所述第一位线bl1提供的位线电压调节存储的数据的状态。
160.本技术实施例中，只是示例性地列举了一些常见的存储器，本技术的保护范围不限于此，任何包含本技术实施例提供的晶体管的存储器均属于本技术的保护范围。
161.如实际应用中，为了提高存储器的集成度，所述存储器可以包括多层堆叠的存储单元，如两层沿第三方向堆叠的存储单元。
162.在一些实施例中，如图4b所示，所述存储器还包括多个第二存储单元11、第二晶体管阵列21，多条第二位线bl2；其中，
163.所述多个第二存储单元11位于所述第一位线bl1上，且沿所述第一方向和所述第二方向阵列排布；
164.所述第二晶体管阵列21位于所述多个第二存储单元11上；所述第二晶体管阵列21包括本技术实施例提供的晶体管；所述第二晶体管阵列21沿所述第一方向的每一排晶体管的栅极205相互物理连接，所述物理连接的栅极形成第二字线wl2；每一所述第二存储单元sc2分别与所述第二晶体管阵列21中一个晶体管的源极s或漏极d连接；
165.所述多条第二位线bl2位于在所述第二晶体管阵列21上，所述多条第二位线bl2沿所述第二方向并列排布，每一所述第二位线bl2分别与所述第二晶体管阵列21中沿所述第二方向排布的一排晶体管的漏极d或源极s连接。
166.本技术各实施例中，晶体管可以在相对较低的温度下制造，因此与后段工艺兼容。这使能够将存储器的外围移动到存储单元阵列下方，这大大减少了存储器芯片的占用空间。此外，后段工艺处理开辟了堆叠单个dram元的路线，从而实现了三维3d-dram架构。本技术实施例提供的dram能够在云计算和人工智能等要求苛刻的应用中发挥关键作用。
167.下面结合图5和图6a至图6g对本技术实施例提供的存储器的制造方法进行详细地说明。
168.图5为本技术实施例提供的一种半导体结构的制造方法的实现流程示意图；图6a至图6g为本技术实施例提供的一种存储器的制造过程的立体结构示意图。
169.请参考图5，在一些实施例中，所述制造方法包括：
170.步骤5001，形成多个第一存储单元10，所述多个第一存储单元10沿第一方向和第
二方向阵列排布；
171.步骤5002，在所述多个第一存储单元10上形成第一晶体管阵列20；所述第一晶体管阵列20通本技术实施例所述的晶体管的制造方法制造得到；所述第一晶体管阵列20中沿所述第一方向的每一排晶体管的栅极205相互物理连接，所述物理连接的栅极205形成第一字线wl1；每一所述第一存储单元10分别与所述第一晶体管阵列20中一个晶体管的源极s或漏极d连接；所述第一方向和所述第二方向均与所述晶体管的沟道c的延伸方向垂直；
172.步骤5003，在所述第一晶体管阵列20上形成多条沿所述第二方向并列排布的第一位线bl1，每一所述第一位线bl1分别与所述晶体管阵列20中沿所述第二方向排布的一排晶体管的漏极d或源极s连接。
173.执行步骤5001，形成多个第一存储单元10，所述多个第一存储单元10沿第一方向和第二方向阵列排布。请参考图6a至图6d为本技术实施例提供的一种电容(可理解为存储单元)的制造过程的立体结构示意图。
174.在一些实施例中，请参考图6d，所述第一存储单元包括电容sc；
175.所述形成多个第一存储单元10，包括：
176.提供第三介质层101；
177.在所述第三介质层101中形成沿所述第一方向和所述第二方向阵列排布的多个第二孔sch；
178.在所述第二孔sch的侧壁和底部以及所述第三介质层101的顶面形成第一电极102；
179.在所述第一电极102上形成电介质层103；
180.填充形成有所述第一电极102和所述电介质层103的第二孔sch，形成多个第二电极104；每一所述第二电极104分别与所述晶体管阵列中一个晶体管的源极或漏极连接。
181.请参考图6a，提供第三介质层101，所述第三介质层101的材料可以包括但不限于氧化硅。实际应用中，所述第三介质层101可以通过pvd工艺、cvd工艺、ald等工艺形成。
182.在一些实施例中，所述第三介质层101可以根据器件的实际需求选择在是否在衬底100上形成。所述衬底100的材料可以参照前述的衬底的材料。
183.请参考图6b，在所述第三介质层101中形成沿所述第一方向和所述第二方向阵列排布的多个第二孔sch；可以通过蚀刻工艺形成贯穿所述第三介质层101的第二孔sch。实际应用中，可以用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀等工艺在所述第三介质层101中形成第二孔sch。
184.请参考图6c，在所述第二孔sch的侧壁和底部以及所述第三介质层101的顶面形成第一电极102；在所述第一电极102上形成电介质层103。可通过一种或多种沉积工艺依次形成所述第一电极102和所述电介质层103。该工艺包括但不限于pvd工艺、cvd工艺、ald工艺或其任何组合。例如，可以通过原子层沉积工艺形成所述第一电极102和所述电介质层103。
185.实际应用中，所述第一电极102的材料可以是金属材料或者半导体导电材料，例如，铜、钴、钨、掺杂硅、多晶硅或其任何组合等。
186.这里，所述电介质层103的材料可以是具有比sio2(k～3.9)更大的介电常数的介电材料。实际应用中，所述电介质层103的材料可以包括ta2o5(k～26)、tio2(k～80)、zro2(k～25)、al2o3(k～9)、hfsiox(k～4-25)和hfo2(k～25)。
187.请参考图6d，填充形成有所述第一电极102和所述电介质层103的第二孔sch，形成多个第二电极104；可通过一种或多种沉积工艺，在形成有所述第一电极102和所述电介质层103的第二孔sch中沉积第二电极材料，对所述第二电极材料进行cmp工艺处理，使得所述第二电极材料的表面与所述电介质层103的表面平齐，形成所述第二电极104。该工艺包括但不限于pvd工艺、cvd工艺、ald工艺或其任何组合。例如，可以通过原子层沉积工艺形成第二电极104。实际应用中，所述第二电极材料可以是金属材料或者半导体导电材料，例如，铜、钴、钨、钼、掺杂硅、多晶硅或其任何组合等。
188.所述电容(可理解为所述第一存储单元10中的电容sc)包括在每个所述第二孔sch中形成的第一电极102、电介质层103、第二电极104。
189.实际应用中，所述电容的第二电极104与所述晶体管阵列中一晶体管的源极s连接，所述电容的第一电极102接地，所述电容用于存储写入的数据。
190.执行步骤5002，请参考图6e，在所述多个第一存储单元10上形成第一晶体管阵列20；所述第一晶体管阵列20通本技术实施例所述的晶体管的制造方法制造得到；所述第一晶体管阵列20中沿所述第一方向的每一排晶体管的栅极205相互物理连接，所述物理连接的栅极205形成第一字线wl1；每一所述第一存储单元10分别与所述第一晶体管阵列20中一个晶体管的源极s或漏极d连接；所述第一方向和所述第二方向均与所述晶体管的沟道c的延伸方向垂直。
191.需要说明的是，图3f至图3j以及图1a至图1b中，所述第一晶体管阵列20中示出了栅极氧化层204。为了便于行文方便，图6e至图6g以及图4a至图4b中，所述第一晶体管阵列20(和/或所述第二晶体管阵列21)中仅示出了栅极与沟道之间的栅极氧化层204，并与所述的第一介质层201、栅极隔离结构206以及第二介质层207未做填充底色的区分。实际应用中，栅极氧化层204、第一介质层201、栅极隔离结构206以及第二介质层207的材料均为绝缘材料，它们的材料可以相同也可以不同。
192.执行步骤5003，在所述第一晶体管阵列20上形成多条沿所述第二方向并列排布的第一位线bl1，每一所述第一位线bl1分别与所述晶体管阵列20中沿所述第二方向排布的一排晶体管的漏极d或源极s连接。
193.在一些实施例中，如图6f和图6g所示，所述形成多条沿所述第二方向并列排布的第一位线bl1，包括：
194.形成覆盖所述栅极205的第二介质层207；
195.部分蚀刻所述第二介质层207，形成多个均沿所述第二方向延伸的第二沟槽blt；所述第二沟槽blt使得所述沟道c的部分侧壁暴露；
196.在所述第二沟槽blt中填充第二导电材料，形成环绕所述沟道c端部的所述第一位线bl1。
197.在一些实施例中，可以通过蚀刻工艺去除所述部分所述第二介质层207以及部分栅极隔离结构206，形成多个均沿所述第二方向延伸的第二沟槽blt，所述第二沟槽blt使得所述沟道c的部分侧壁暴露。实际应用中，可以用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀等工艺形成暴露的所述沟道c的部分侧壁的所述第二沟槽blt。
198.在一些实施例中，所述凹槽gt在所述第三方向上的深度小于所述沟道c在所述第三方向上厚度的二分之一。实际应用中，所述凹槽gt在所述第三方向上的深度应与所述源
极s或漏极d在所述沟道c中沿所述第三方向上的扩散深度相当。
199.实际应用中，可以通过pvd工艺、cvd工艺或ald等工艺在所述第二沟槽blt中沉积第二导电材料，对所述第二导电材料进行cmp工艺处理，使得所述第二导电材料的表面与所述第二介质层207的表面平齐，形成环绕所述沟道c端部的所述第一位线bl1。本技术实施例中，所述第二导电材料可以是金属材料或者半导体导电材料，例如，铜、钴、钨、钼、掺杂硅、多晶硅或其任何组合等。
200.在一些实施例中，请参考上述图4b，本技术实施例提供的另一种存储器的制造方法还包括：
201.在所述第一位线bl1上形成多个第二存储单元11，所述多个第二存储单元11沿所述第一方向和所述第二方向阵列排布；
202.在所述多个第二存储单元11上形成第二晶体管阵列21；所述第二晶体管阵列21通过本技术实施例所述晶体管的制造方法制造得到；第二晶体管阵列21中沿所述第一方向的每一排晶体管的栅极205相互物理连接，所述物理连接的栅极形成第二字线wl2；每一所述第二存储单元sc2分别与所述第二晶体管阵列21中一个晶体管的源极s或漏极d连接；
203.在所述第二晶体管阵列21上形成多条沿所述第二方向并列排布的第二位线bl2，每一所述第二位线bl2分别与所述第二晶体管阵列21中沿所述第二方向排布的一排晶体管的漏极d或源极s连接。
204.需要说明的是，如图4b所示的存储器可以理解为由2个如图6g所示的结构沿第三方向上的三维堆叠形成。本技术实施例中所描述的存储器的制造方法并不局限于制作某一具体数量的三维堆叠，还可以形成由2个或2个以上如图6g所示的结构沿第三方向上的三维堆叠的存储器。
205.本技术实施例提供的存储器的制造方法与上述实施例中的存储器类似，对于本技术实施例未详尽披露的技术特征，请参照上述实施例进行理解，这里，不再赘述。
206.应理解，说明书通篇中提到的“一个实施例”或“一实施例”意味着与实施例有关的特定特征、结构或特性包括在本技术的至少一个实施例中。因此，在整个说明书各处出现的“在一个实施例中”或“在一实施例中”未必一定指相同的实施例。此外，这些特定的特征、结构或特性可以任意适合的方式结合在一个或多个实施例中。应理解，在本技术的各种实施例中，上述各过程的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本技术实施例的实施过程构成任何限定。上述本技术实施例序号仅仅为了描述，不代表实施例的优劣。
207.本技术所提供的几个方法实施例中所揭露的方法，在不冲突的情况下可以任意组合，得到新的方法实施例。
208.以上所述，仅为本技术的具体实施方式，但本技术的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本技术揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本技术的保护范围之内。因此，本技术的保护范围应以所述权利要求的保护范围为准。

技术特征：
1.一种半导体结构，其特征在于，所述半导体结构包括至少一个晶体管，所述晶体管包括：沟道，所述沟道包括第一材料层和环绕所述第一材料层设置的第二材料层；所述第一材料层的电阻率大于第一预设值，所述第二材料层的电阻率小于第二预设值，所述第一预设值大于所述第二预设值；栅极，覆盖所述沟道的至少一个侧面；源极和漏极，位于所述沟道的延伸方向的两端。2.根据权利要求1所述的半导体结构，其特征在于，所述半导体结构包括多个晶体管，所述多个晶体管对应的多个所述沟道沿第一方向和第二方向阵列排布；所述第一方向和所述第二方向均与所述沟道的延伸方向垂直；其中，沿所述第一方向排布的每一排晶体管中每个晶体管的栅极相互物理连接；沿所述第一方向排布的相邻的两排晶体管的栅极之间相互电隔离。3.根据权利要求1所述的半导体结构，其特征在于，所述第一材料层的材料和/或所述第二材料层的材料包含氧化铟、氧化镓、氧化锌、氧化铟镓、氧化铟锌、氧化镓锌、氧化铟镓锌中的至少一种。4.根据权利要求1所述的半导体结构，其特征在于，所述栅极环绕所述沟道设置。5.一种半导体结构的制造方法，其特征在于，所述半导体结构包括至少一个晶体管，所述晶体管的制造方法包括：形成沟道，所述沟道包括第一材料层和环绕所述第一材料层设置的第二材料层；所述第一材料层的电阻率大于第一预设值，所述第二材料层的电阻率小于第二预设值，所述第一预设值大于所述第二预设值；形成覆盖所述沟道的至少一个侧面的晶体管的栅极；在所述沟道的延伸方向的两端分别形成所述晶体管的源极和漏极。6.根据权利要求5所述的方法，其特征在于，所述半导体结构包括多个晶体管，所述多个晶体管对应的多个所述沟道沿第一方向和第二方向阵列排布；所述第一方向和所述第二方向均与所述沟道的延伸方向垂直；其中，沿所述第一方向排布的每一排晶体管中每个晶体管的栅极相互物理连接；沿所述第一方向排布的相邻的两排晶体管之间的栅极相互电隔离。7.根据权利要求5所述的方法，其特征在于，所述第一材料层的材料和/或所述第二材料层的材料包含氧化铟、氧化镓、氧化锌、氧化铟镓、氧化铟锌、氧化镓锌、氧化铟镓锌中的至少一种。8.根据权利要求5所述的方法，其特征在于，所述形成沟道，包括：提供第一介质层；在所述第一介质层中形成第一孔；在所述第一孔的侧壁和底部形成所述第二材料层；填充形成有所述第二材料层的所述第一孔，形成所述第一材料层。9.根据权利要求8所述的方法，其特征在于，在所述第一孔的侧壁和底部形成所述第二材料层，包括：通过原子层沉积工艺，在无氧的气氛中，形成所述第二材料层，
填充形成有第二材料层的第一孔，形成所述第一材料层，包括：通过原位沉积方式，在有氧的气氛中，形成所述第一材料层。10.根据权利要求8所述的方法，其特征在于，形成所述第一材料层之后，所述方法还包括：部分刻蚀所述第一介质层，形成暴露的第二材料层；在所述暴露的第二材料层上形成栅极氧化层；依次填充第一导电材料和第二介质层，刻蚀所述第一导电材料和第二介质层形成凹槽，在所述凹槽中填充绝缘材料形成栅极隔离结构。11.一种存储器，其特征在于，包括：多个第一存储单元，沿第一方向和第二方向阵列排布；第一晶体管阵列，位于所述多个第一存储单元上；所述第一晶体管阵列包括多个如权利要求1至4任一项所述的晶体管；所述第一晶体管阵列沿第一方向的每一排晶体管的栅极相互物理连接，所述物理连接的栅极形成第一字线；每一所述存储单元分别与所述晶体管阵列中一晶体管的源极或漏极连接；所述第一方向和所述第二方向均与所述晶体管的沟道的延伸方向垂直；多条沿所述第二方向并列排布的第一位线，位于所述第一晶体管阵列上；每一所述第一位线分别与所述第一晶体管阵列中沿所述第二方向排布的一排晶体管的漏极或源极连接。12.根据权利要求11所述的存储器，其特征在于，所述存储器包括：动态随机存取存储器、铁电存储器、相变存储器、磁变存储器或者阻变存储器。13.根据权利要求12所述的存储器，其特征在于，所述存储器包括：动态随机存取存储器，所述存储器单元包括：电容；所述电容包括柱状的第二电极，覆盖所述第二电极侧壁及底部的电介质，以及覆盖所述电介质的第一电极。14.根据权利要求11所述的存储器，其特征在于，所述存储器还包括多个第二存储单元、第二晶体管阵列，多条第二位线；其中，所述多个第二存储单元位于所述第一位线上，且沿所述第一方向和所述第二方向阵列排布；所述第二晶体管阵列位于所述多个第二存储单元上；所述第二晶体管阵列包括如权利要求1至4任一项所述的晶体管；所述第二晶体管阵列沿所述第一方向的每一排晶体管的栅极相互物理连接，所述物理连接的栅极形成第二字线；每一所述第二存储单元分别与所述第二晶体管阵列中一个晶体管的源极或漏极连接；所述多条第二位线位于在所述第二晶体管阵列上，所述多条第二位线沿所述第二方向并列排布，每一所述第二位线分别与所述第二晶体管阵列中沿所述第二方向排布的一排晶体管的漏极或源极连接。15.一种存储器的制造方法，其特征在于，所述方法包括：形成多个第一存储单元，所述多个第一存储单元沿第一方向和第二方向阵列排布；在所述多个第一存储单元上形成第一晶体管阵列；所述第一晶体管阵列通过权利要求5至10任一项所述的晶体管的制造方法制造得到；所述第一晶体管阵列中沿所述第一方向的每一排晶体管的栅极相互物理连接，所述物理连接的栅极形成第一字线；每一所述第一
存储单元分别与所述第一晶体管阵列中一个晶体管的源极或漏极连接；所述第一方向和所述第二方向均与所述晶体管的沟道的延伸方向垂直；在所述第一晶体管阵列上形成多条沿所述第二方向并列排布的第一位线，每一所述第一位线分别与所述晶体管阵列中沿所述第二方向排布的一排晶体管的漏极或源极连接。16.根据权利要求15所述的方法，其特征在于，所述形成多条沿所述第二方向并列排布的第一位线，包括：形成覆盖所述栅极的第二介质层；部分蚀刻所述第二介质层，形成多个均沿所述第二方向延伸的第二沟槽；所述第二沟槽使得所述沟道的部分侧壁暴露；在所述第二沟槽中填充第二导电材料，形成环绕所述沟道端部的所述第一位线。17.根据权利要求15所述的方法，其特征在于，所述第一存储单元包括电容；所述形成多个第一存储单元，包括：提供第三介质层；在所述第三介质层中形成沿所述第一方向和所述第二方向阵列排布的多个第二孔；在所述第二孔的侧壁和底部以及所述第三介质层的顶面形成第一电极；在所述第一电极上形成电介质层；填充形成有所述第一电极和所述电介质层的所述第二孔，形成多个第二电极；每一所述第二电极分别与所述晶体管阵列中一个晶体管的源极或漏极连接。18.根据权利要求15所述的方法，其特征在于，所述方法包括：在所述第一位线上形成多个第二存储单元，所述多个第二存储单元沿所述第一方向和所述第二方向阵列排布；在所述多个第二存储单元上形成第二晶体管阵列；所述第二晶体管阵列通过权利要求5至10任一项所述晶体管的制造方法制造得到；所述第二晶体管阵列中沿所述第一方向的每一排晶体管的栅极相互物理连接，所述物理连接的栅极形成第二字线；每一所述第二存储单元分别与所述第二晶体管阵列中一个晶体管的源极或漏极连接；在所述第二晶体管阵列上形成多条沿所述第二方向并列排布的第二位线，每一所述第二位线分别与所述第二晶体管阵列中沿所述第二方向排布的一排晶体管的漏极或源极连接。

技术总结
本申请实施例提出了一种半导体结构及其制造方法、存储器及其制造方法，其中，所述半导体结构包括至少一个晶体管，所述晶体管，包括：沟道，所述沟道包括第一材料层和环绕所述第一材料层设置的第二材料层；所述第一材料层的电阻率大于第一预设值，所述第二材料层的电阻率小于第二预设值，所述第一预设值大于所述第二预设值；栅极，覆盖所述沟道的至少一个侧面；源极和漏极，位于所述沟道的延伸方向的两端。位于所述沟道的延伸方向的两端。位于所述沟道的延伸方向的两端。


技术研发人员：邵光速 邱云松 肖德元 苏星松
受保护的技术使用者：长鑫存储技术有限公司
技术研发日：2022.03.08
技术公布日：2023/9/23