包含多位电荷存储元件的三维存储器装置以及其形成方法与流程

1.本公开大体上涉及半导体装置的领域，且确切地说，涉及采用多位电荷存储元件的三维存储器装置以及其制造方法。


背景技术：

2.在t.endoh等人的标题为“具有堆叠环绕栅极晶体管(s-sgt)结构化单元的新型超高密度存储器(novel ultra high density memory with a stacked-surrounding gate transistor(s-sgt)structured cell)”(iedm学报(2001)33-36)的论文中公开每单元具有一个位的三维竖直nand串。


技术实现要素：

3.根据本公开的方面，提供一种三维存储器装置，所述三维存储器装置包括：位于衬底上方的绝缘层和导电层的交替堆叠；延伸穿过所述交替堆叠的存储器堆叠结构，其中所述存储器堆叠结构中的每一个包括竖直半导体通道、隧穿电介质层和存储器元件的竖直堆叠，所述存储器元件位于所述绝缘层的相应竖直相邻对之间的所述导电层的层级处，其中所述存储器元件中的每一个位于所述绝缘层的所述相应竖直相邻对之间的所述导电层中的相应一个的层级处，并且所述存储器元件中的每一个包括第一存储器材料部分；以及第二存储器材料部分，所述第二存储器材料部分通过至少一个阻挡电介质材料部分与所述第一存储器材料部分竖直地间隔开并且与所述第一存储器材料部分电隔离。
4.根据本公开的另一方面，提供一种形成三维存储器装置的方法，所述方法包括：在衬底上方形成单位层堆叠的竖直序列，其中所述单位层堆叠包括第一牺牲材料层、第二牺牲材料层和绝缘层；形成穿过所述竖直序列的存储器开口；通过在所述存储器开口中的每一个周围横向地凹陷所述第一牺牲材料层中的每一个来形成第一横向凹口；通过在形成所述第一横向凹口的同时、之前或之后在所述存储器开口中的每一个周围横向地凹陷所述第二牺牲材料层中的每一个来形成第二横向凹口；在所述第一横向凹口中形成第一存储器材料部分；在形成所述第一存储器材料部分的同时、之前或之后在所述第二横向凹口中形成第二存储器材料部分；以及用导电层替代所述第一牺牲材料层和所述第二牺牲材料层。
附图说明
5.图1是根据本公开的第一实施例的在形成至少一个外围装置和半导体材料层之后的第一示例性结构的示意性竖直横截面图。
6.图2是根据本公开的第一实施例的在形成各自包含第一牺牲材料层、间隔物牺牲材料层、第二牺牲材料层和绝缘层的单位层堆叠的竖直序列之后的第一示例性结构的示意性竖直横截面图。
7.图3是根据本公开的第一实施例的在形成阶梯式阶台(terrace)和逆向阶梯式电介质材料部分之后的第一示例性结构的示意性竖直横截面图。
8.图4a是根据本公开的第一实施例的在形成存储器开口和支撑开口之后的第一示例性结构的示意性竖直横截面图。
9.图4b是图4a的第一示例性结构的俯视图。竖直平面a-a'是图4a的横截面的平面。
10.图5a到5j是根据本公开的第一实施例的在形成存储器开口填充结构期间在第一示例性结构内的存储器开口的顺序示意性竖直横截面图。
11.图6是根据本公开的第一实施例的在形成存储器堆叠结构和支撑柱结构之后的第一示例性结构的示意性竖直横截面图。
12.图7a是根据本公开的第一实施例的在形成背侧沟槽之后的第一示例性结构的示意性竖直横截面图。
13.图7b是图7a的第一示例性结构的部分透视俯视图。竖直平面a-a'是图7a的示意性竖直横截面图的平面。
14.图8是根据本公开的第一实施例的在形成背侧凹口之后的第一示例性结构的示意性竖直横截面图。
15.图9a和9b是根据本公开的第一实施例的在形成导电层期间在第一示例性结构的存储器开口填充结构周围的区的顺序竖直横截面图。
16.图10是在图9d的处理步骤处的第一示例性结构的示意性竖直横截面图。
17.图11a是根据本公开的第一实施例的在从背侧沟槽内去除沉积的导电材料之后的第一示例性结构的示意性竖直横截面图。
18.图11b是图11a的第一示例性结构的俯视图。竖直平面a-a'是图11a的示意性竖直横截面图的平面。
19.图12a是根据本公开的第一实施例的在每个背侧沟槽中形成绝缘间隔物和背侧接触结构之后的第一示例性结构的示意性竖直横截面图。
20.图12b是图12a的第一示例性结构的区的放大图。
21.图13a是根据本公开的第一实施例的在形成额外接触通孔结构之后的第一示例性结构的示意性竖直横截面图。
22.图13b是图13a的第一示例性结构的俯视图。竖直平面a-a'是图13a的示意性竖直横截面图的平面。
23.图14示出了根据图5j的处理步骤处的第一示例性结构的替代实施例的存储器开口填充结构。
24.图15a和15b是根据本公开的第一实施例的在形成导电层期间在第一示例性结构的替代实施例的存储器开口填充结构周围的区的顺序竖直横截面图。
25.图16是根据本公开的第二实施例的在形成各自包含第一牺牲材料层、第二牺牲材料层和绝缘层的单位层堆叠的竖直序列之后的第二示例性结构的示意性竖直横截面图。
26.图17是根据本公开的第二实施例的在形成阶梯式阶台、逆向阶梯式电介质材料部分、存储器开口和支撑开口之后的第二示例性结构的示意性竖直横截面图。
27.图18a到18h是根据本公开的第二实施例的在形成存储器开口填充结构期间在第二示例性结构内的存储器开口的顺序示意性竖直横截面图。
28.图19a和19b是根据本公开的第二实施例的在形成导电层期间在第二示例性结构的存储器开口填充结构周围的区的顺序竖直横截面图。
29.图20a到20d示出了根据本公开的实施例的采用示例性单位单元结构的本公开的多位电荷存储元件的操作原理。
30.图21示出了根据本公开的实施例的在对编码第一数据位的第一存储器材料部分进行编程期间的电路图。
31.图22示出了根据本公开的实施例的在对编码第二数据位的第二存储器材料部分进行编程期间的电路图。
32.图23示出了根据本公开的实施例的分别在读取第一存储器材料部分和第二存储器材料部分期间的电路图。
具体实施方式
33.如上文所论述，本公开涉及一种采用多位电荷存储元件的三维存储器装置以及其制造方法，下文描述其各个方面。本公开的实施例可以用于形成包含多层级存储器结构的各种结构，本公开的非限制性实例包含包括多个存储器串的半导体装置，例如三维存储器阵列装置。
34.图式未按比例绘制。除非另外明确地描述或清楚地指示不存在元件的重复，否则在示出元件的单个实例的情况下，可以重复元件的多个实例。例如“第一”、“第二”以及“第三”等序数仅用于识别类似元件，且不同序数可以跨越本公开的说明书和权利要求书来采用。术语“至少一个”元件指代包含单个元件的可能性和多个元件的可能性的所有可能性。
35.相同附图标记指代相同元件或类似元件。除非另外指示，否则假定具有相同附图标号的元件具有相同组成和相同功能。除非另外指示，否则元件之间的“接触”指代元件之间的直接接触，其提供由所述元件共享的边缘或表面。如果两个或更多个元件彼此不直接接触或彼此间不直接接触，则所述两个元件“彼此不接合”或“彼此间不接合”。如本文中所使用，位于第二元件“上”的第一元件可以位于第二元件的表面的外侧上或第二元件的内侧上。如本文中所使用，如果第一元件的表面与第二元件的表面之间存在物理接触，则第一元件“直接”位于第二元件“上”。如本文中所使用，如果第一元件与第二元件之间存在由至少一种导电材料组成的导电路径，则第一元件“电连接到”第二元件。如本文中所使用，“原型”结构或“工序内”结构指代随后其中至少一个组件的形状或组成进行修改的暂时性结构。
36.如本文中所使用，“层”指代包含具有厚度的区的材料部分。层可以在整个下伏或上覆结构上方延伸，或可以具有小于下伏或上覆结构的范围的范围。此外，层可为厚度小于连续结构的厚度的均质或非均质连续结构的区。例如，层可以位于在连续结构的顶表面与底表面之间或在连续结构的顶表面和底表面处的任何对水平面之间。层可以水平地、垂直地和/或沿着锥形表面延伸。衬底可为层，可以包含其中的一个或多个层，或可以具有位于其上、其上方和/或其下方的一个或多个层。
37.通常，半导体裸片或半导体封装可以包含存储器芯片。每个半导体封装含有一个或多个裸片(例如，一个、两个或四个)。裸片是可以独立地执行命令或报告状态的最小单元。每个裸片含有一个或多个平面(通常一个或两个)。尽管存在一些限制，但相同的并行操作可以在每一平面上发生。每一平面含有若干块，所述块是可以在单个擦除操作中擦除的最小单元。每一块含有若干页，所述页是可以编程的最小单元，即可以在其上执行读取操作的最小单元。
38.参考图1，示出了根据本公开的第一实施例的第一示例性结构，所述第一示例性结构可以例如用于制造含有三维存储器装置的装置结构。第一示例性结构包含衬底(9、10)，其可为半导体衬底。所述衬底可以包含衬底半导体层9和任选的半导体材料层10。衬底半导体层9可以是半导体晶片或半导体材料层，且可以包含至少一个元素半导体材料(例如，单晶硅晶片或层)、至少一个iii-v化合物半导体材料、至少一个ii-vi化合物半导体材料、至少一个有机半导体材料，或此项技术中已知的其它半导体材料。衬底可以具有主表面7，其可为例如衬底半导体层9的最顶部表面。主表面7可为半导体表面。在一个实施例中，主表面7可以是单晶半导体表面，例如单晶半导体表面。
39.如本文中所使用，“半导电材料”指代具有1.0
×
10-6
s/cm到1.0
×
105s/cm的范围内的电导率的材料。如本文中所使用，“半导体材料”指代在其中不存在电掺杂剂的情况下，具有1.0
×
10-6
s/cm到1.0
×
105s/cm的范围内的电导率的材料，且其能够在与电掺杂剂的合适掺杂时产生具有1.0s/cm到1.0
×
105s/cm的范围内的电导率的掺杂材料。如本文所用，“电掺杂剂”指代将空穴添加到能带结构内的价带的p型掺杂剂，或将电子添加到能带结构内的导带的n型掺杂剂。如本文中所使用，“导电材料”指代具有大于1.0
×
105s/cm的电导率的材料。如本文中所使用，“绝缘体材料”或“电介质材料”指代具有小于1.0
×
10-6
s/cm的电导率的材料。如本文中所使用，“重度掺杂半导体材料”指代这样的半导体材料：在充分高的原子浓度下掺杂有电掺杂剂以在形成为结晶材料时或在通过退火过程(例如从初始非晶态)转换成结晶材料的情况下变为导电材料，即，具有大于1.0
×
105s/cm的电导率。“掺杂半导体材料”可为重掺杂半导体材料，或可为包含提供1.0
×
10-6
s/cm到1.0
×
105s/cm的范围内的电导率的浓度下的电掺杂剂(即，p型掺杂剂和/或n型掺杂剂)的半导体材料。“本征半导体材料”指代并不掺杂有电掺杂剂的半导体材料。因此，半导体材料可为半导电或导电的，且可以是本征半导体材料或掺杂半导体材料。掺杂半导体材料可以取决于其中的电掺杂剂的原子浓度而为半导电或导电的。如本文中所使用，“金属材料”指代其中包含至少一种金属元素的导电材料。针对电导率的所有测量均在标准条件下进行。
40.用于外围电路的至少一个半导体装置700可以形成于衬底半导体层9的一部分上。所述至少一个半导体装置可以包含例如场效应晶体管。举例来说，至少一个浅沟槽隔离结构720可以通过蚀刻衬底半导体层9的部分且在其中沉积电介质材料而形成。栅极电介质层、至少一个栅极导体层和栅极顶盖电介质层可以形成于衬底半导体层9上方，且可以随后图案化以形成至少一个栅极结构(750、752、754、758)，所述栅极结构中的每一个可以包含栅极电介质750、栅极电极(752、754)和栅极顶盖电介质758。栅极电极(752、754)可以包含第一栅极电极部分752和第二栅极电极部分754的堆叠。至少一个栅极间隔物756可以通过沉积和各向异性地蚀刻电介质衬里而形成于至少一个栅极结构(750、752、754、758)周围。有源区730可以例如通过采用所述至少一个栅极结构(750、752、754、758)作为掩蔽结构来引入电掺杂剂而形成于衬底半导体层9的上部部分中。可以视需要采用额外掩模。有源区730可以包含场效应晶体管的源极区和漏极区。可以任选地形成第一电介质衬里761和第二电介质衬里762。第一和第二电介质衬里(761、762)中的每一个可以包括氧化硅层、氮化硅层和/或电介质金属氧化物层。如本文中所使用，氧化硅包含二氧化硅以及每个硅原子具有大于或小于两个氧原子的非化学计量氧化硅。二氧化硅是优选的。在说明性实例中，第一电介质衬里761可以是氧化硅层，且第二电介质衬里762可以是氮化硅层。用于外围电路的至
少一个半导体装置可以含有用于随后将形成的存储器装置的驱动器电路。在一个实施例中，外围电路可以被配置成对随后将形成的存储器堆叠结构内的每个存储器元件执行编程(即，写入)擦除和读取操作。
41.例如氧化硅的电介质材料可以沉积在至少一个半导体装置上方，且可以随后平坦化以形成平坦化电介质层770。在一个实施例中，平坦化电介质层770的平坦化顶表面可以与电介质衬里(761、762)的顶表面共面。随后，可从一区域去除平坦化电介质层770和电介质衬里(761、762)，以物理地暴露衬底半导体层9的顶表面。如本文中所使用，如果表面与真空或气相材料(例如空气)物理接触，则所述表面“物理地暴露”。
42.任选的半导体材料层10(如果存在)可以在形成至少一个半导体装置700之前或之后通过沉积单晶半导体材料(例如，通过选择性外延)而形成于衬底半导体层9的顶表面上。所沉积半导体材料可以与衬底半导体层9的半导体材料相同或可以不同。所沉积半导体材料可为可以用于如上文所描述的半导体衬底层9的任何材料。半导体材料层10的单晶半导体材料可以与衬底半导体层9的单晶结构成外延对准。所沉积半导体材料的位于平坦化电介质层770的顶表面上方的部分可以例如通过化学机械平坦化(cmp)来去除。在此情况下，半导体材料层10可以具有与平坦化电介质层770的顶表面共面的顶表面。
43.所述至少一个半导体装置700的区(即，区域)在本文中被称为外围装置区200。其中随后形成存储器阵列的区在本文中被称为存储器阵列区100。用于随后形成导电层的阶梯式阶台的接触区300可以设置在存储器阵列区100与外围装置区200之间。
44.在一个替代实施例中，含有用于外围电路的至少一个半导体装置700的外围装置区200可以在cmos阵列下配置中位于存储器阵列区100下方。在另一替代实施例中，外围装置区200可以位于随后结合到存储器阵列区100的单独衬底上。
45.参考图2，单位层堆叠(32、42a、41、42b)的竖直序列可以形成于半导体材料层10上方。每个单位层堆叠(32、42a、41、42b)可以从下到上包含绝缘层32、第一牺牲材料层42a、间隔物牺牲材料层41和第二牺牲材料层42b。或者，每个单位层堆叠(32、42a、41、42b)可以从下到上包含第一牺牲材料层42a、间隔物牺牲材料层41、第二牺牲材料层42b和绝缘层32。间隔物牺牲材料层41可以位于每个单位层堆叠(32、42a、41、42b)内的第一牺牲材料层42a与第二牺牲材料层42b之间。一般来说，第一牺牲材料层42a、间隔物牺牲材料层41和第二牺牲材料层42b的材料不同于绝缘层32的材料，并且选择为使得可以相对于绝缘层32的材料选择性地去除第一牺牲材料层42a、间隔物牺牲材料层41和第二牺牲材料层42b。此外，选择第一牺牲材料层42a和第二牺牲材料层42b的材料，使得可以相对于间隔物牺牲材料层41选择性去除第一牺牲材料层42a和第二牺牲材料层42b。因此，间隔物牺牲材料层41具有与第一牺牲材料层42a和第二牺牲材料层42b不同的材料组成。第二牺牲材料层42b可以具有与第一牺牲材料层42a相同的材料组成，或可以具有与第一牺牲材料层42a不同的材料组成。
46.在一个实施例中，绝缘层32可以包含未掺杂硅酸盐玻璃(即，氧化硅)或掺杂硅酸盐玻璃，第一牺牲材料层42a和第二牺牲材料层42b可以包含氮化硅，并且间隔物牺牲材料层41可以包含半导体材料(例如，非晶硅、多晶硅或硅锗合金)。
47.在另一实施例中，绝缘层32可以包含未掺杂硅酸盐玻璃或掺杂硅酸盐玻璃，间隔物牺牲材料层41可以包含氮化硅，并且第一牺牲材料层42a和第二牺牲材料层42b可以包含蚀刻速率比间隔物牺牲材料层41的氮化硅更高的氮化硅。例如，第一和第二牺牲材料层
(42a、42b)可以包含密度在2.34g/cm3到2.58g/cm3的范围内的更多多孔氮化硅材料。此种多孔氮化硅材料可以通过等离子体增强化学气相沉积工艺沉积，其中采用更高等离子体功率，可以具有在1.74到1.90的范围内的折射率并且可以在室温下在100∶1的稀氢氟酸中具有在5nm/min到90nm/min的范围内的蚀刻速率。相反，间隔物牺牲材料层41可以包含具有比第一和第二牺牲硅材料层(42a、42b)的更多多孔氮化硅材料更高密度的无孔氮化硅材料或更少多孔氮化硅材料。在一个实施例中，间隔物牺牲材料层41可以具有在2.45g/cm3到2.65g/cm3，例如2.59g/cm3到2.65g/cm3的范围内的密度。此种无孔氮化硅材料可以通过等离子体增强化学气相沉积工艺沉积，其中采用更低等离子体功率，可以具有在1.82到1.94的范围内的折射率，并且可以在室温下在100∶1的稀氢氟酸中具有在2.5nm/min到25nm/min，例如2.5nm/min到5nm/min的范围内的蚀刻速率。
48.在另一实施例中，绝缘层32可以包含未掺杂硅酸盐玻璃或掺杂硅酸盐玻璃，间隔物牺牲材料层41可以包含具有比绝缘层更高的蚀刻速率的未掺杂硅酸盐玻璃或掺杂硅酸盐玻璃，并且第一牺牲材料层42a和第二牺牲材料层42b可以包含氮化硅。在另一实施例中，绝缘层32可以包含未掺杂硅酸盐玻璃或掺杂硅酸盐玻璃，间隔物牺牲材料层41可以包含除了氧化硅或氮化硅(例如，氧化铪、氮氧化硅、氧化铝、多晶硅、非晶硅、硅锗等)之外的任何材料，并且第一牺牲材料层42a和第二牺牲材料层42b可以包含氮化硅。
49.每个间隔物牺牲材料层41可以比第一和第二牺牲材料层(42a、42b)中的每一个薄。每个绝缘层32的厚度可以在20nm至50nm的范围内，但是也可以采用更小和更大的厚度。第一牺牲材料层42a和第二牺牲材料层42b中的每一个的厚度可以在8nm到30nm，例如10nm到20nm的范围内，但是也可以采用更小和更大的厚度。每个间隔物牺牲材料层41的厚度可以在4nm到15nm的范围内，但是也可以采用更小和更大的厚度。具有竖直序列的单位层堆叠(32、42a、41、42b)的重复数目可以在2到1,024，且通常8到256的范围内，但是也可以采用更大的重复数目。在一个实施例中，竖直序列内的每个层可以具有在横向平移内基本不变的均匀厚度。
50.任选地，绝缘顶盖层70可以形成于竖直序列(32、42a、41、42b)上方。绝缘顶盖层70包含不同于牺牲材料层42的材料的电介质材料。在一个实施例中，绝缘顶盖层70可以包含可以用于如上文所描述的绝缘层32的电介质材料。绝缘顶盖层70可以具有比绝缘层32中的每一个更大的厚度。绝缘顶盖层70可以例如通过化学气相沉积来沉积。在一个实施例中，绝缘顶盖层70可为氧化硅层。
51.参考图3，阶梯式表面在竖直序列(32、42a、41、42b)的外围区处形成，所述外围区在本文中被称为阶台区。如本文中所使用，“阶梯式表面”指代一组表面，其包含至少两个水平表面和至少两个竖直表面，使得每一水平表面邻接于从水平表面的第一边缘向上延伸的第一竖直表面，且邻接于从水平表面的第二边缘向下延伸的第二竖直表面。阶梯式腔形成于通过形成阶梯式表面从其去除竖直序列(32、42a、41、42b)的部分的体积内。“阶梯式腔”指代具有阶梯式表面的腔。
52.阶台区形成于接触区300中，所述接触区位于存储器阵列区100与含有用于外围电路的至少一个半导体装置的外围装置区200之间。阶梯式腔可以具有各种阶梯式表面，使得阶梯式腔的水平横截面形状根据距衬底(9、10)的顶表面的竖直距离而逐阶改变。在一个实施例中，阶梯式腔可以通过反复执行一组处理步骤来形成。所述一组处理步骤可以包含例
如将腔的深度竖直地增加一个或多个层级的第一类型的蚀刻工艺，以及横向地扩展待在第一类型的后续蚀刻工艺中竖直地蚀刻的区域的第二类型的蚀刻工艺。如本文中所使用，包含交替的多个的结构的“层级”定义为所述结构内的一对第一材料层和第二材料层的相对位置。在阶台区中，除了竖直序列(32、42a、41、42b)内的最顶部单位层堆叠之外的每个单位层堆叠比在阶台区中的竖直序列(32、42a、41、42b)内的任何上覆单位层堆叠横向延伸得更远。阶台区可以包含从竖直序列(32、42a、41、42b)内的最底部层连续地延伸到竖直序列(32、42a、41、42b)内的最顶部层的竖直序列(32、42a、41、42b)的阶梯式表面。
53.逆向阶梯式电介质材料部分65(即，绝缘填充材料部分)可以通过在阶梯式腔中沉积电介质材料而形成于阶梯式腔中。举例来说，例如氧化硅等电介质材料可以沉积于阶梯式腔中。所沉积电介质材料的多余部分可以例如通过化学机械平坦化(cmp)从绝缘顶盖层70的顶表面上方去除。填充阶梯式腔的所沉积电介质材料的剩余部分构成逆向阶梯式电介质材料部分65。如本文中所使用，“逆向阶梯式”元件指代具有阶梯式表面和水平横截面区域的元件，所述水平横截面区域根据与上面存在元件的衬底的顶表面的竖直距离单调地增大。如果氧化硅用于逆向阶梯式电介质材料部分65，则逆向阶梯式电介质材料部分65的氧化硅可以或可以不掺杂有例如b、p和/或f等掺杂剂。
54.任选地，可以穿过绝缘顶盖层70和位于漏极选择层级的牺牲材料层(42a、42b)的子集形成漏极选择层级隔离结构72。可以例如通过形成漏极选择层级隔离沟槽且用例如氧化硅的电介质材料填充漏极选择层级隔离沟槽来形成漏极选择层级隔离结构72。可以从绝缘顶盖层70的顶表面上方去除电介质材料的多余部分。
55.参考图4a和4b，包含至少光致抗蚀剂层的光刻材料堆叠(未示出)可以形成于绝缘顶盖层70和逆向阶梯式电介质材料部分65上方，且可以被光刻图案化以在其中形成开口。所述开口包含形成于存储器阵列区100上方的第一组开口和形成于接触区300上方的第二组开口。光刻材料堆叠中的图案可以通过采用图案化光刻材料堆叠作为蚀刻掩模的至少一个各向异性蚀刻穿过绝缘顶盖层70或逆向阶梯式电介质材料部分65并穿过竖直序列(32、42a、41、42b)传递。蚀刻下伏于图案化光刻材料堆叠中的开口的竖直序列(32、42a、41、42b)的部分以形成存储器开口49和支撑开口19。如本文中所使用，“存储器开口”指代其中随后形成例如存储器堆叠结构的存储器元件的结构。如本文中所使用，“支撑开口”指代其中随后形成机械地支撑其它元件的支撑结构(例如支撑柱结构)的结构。存储器开口49穿过绝缘顶盖层70和存储器阵列区100中的整个竖直序列(32、42a、41、42b)形成。支撑开口19穿过逆向阶梯式电介质材料部分65和下伏于接触区300中的阶梯式表面的竖直序列(32、42a、41、42b)的部分形成。
56.存储器开口49延伸穿过整个竖直序列(32、42a、41、42b)。支撑开口19延伸穿过竖直序列(32、42a、41、42b)内的层的子集。用于蚀刻穿过竖直序列(32、42a、41、42b)的材料的各向异性蚀刻工艺的化学物质可以交替以优化竖直序列(32、42a、41、42b)中的第一材料和第二材料的蚀刻。各向异性蚀刻可以是例如一系列反应性离子蚀刻。存储器开口49和支撑开口19的侧壁可以大体上是竖直的，或可为锥形的。图案化光刻材料堆叠可以随后例如通过灰化来去除。
57.存储器开口49和支撑开口19可以从竖直序列(32、42a、41、42b)的顶表面延伸到至少包含半导体材料层10的最顶部表面的水平面。在一个实施例中，过度蚀刻到半导体材料
层10中可以任选地在半导体材料层10的顶表面物理地暴露在每个存储器开口49和每个支撑开口19的底部处之后执行。过度蚀刻可以在光刻材料堆叠的去除之前或之后执行。换句话说，半导体材料层10的凹进表面可以从半导体材料层10的非凹进顶表面竖直地偏移凹陷深度。凹陷深度可以例如在1nm到50nm的范围内，但是也可以采用更小和更大的凹陷深度。过度蚀刻为任选的，且可以省略。如果未执行过度蚀刻，则存储器开口49和支撑开口19的底表面可以与半导体材料层10的最顶部表面共面。
58.存储器开口49和支撑开口19中的每一个可以包含大体上垂直于衬底的最顶部表面延伸的侧壁(或多个侧壁)。存储器开口49的二维阵列可以形成于存储器阵列区100中。支撑开口19的二维阵列可以形成于接触区300中。衬底半导体层9和半导体材料层10共同地构成可为半导体衬底的衬底(9、10)。或者，可以省略半导体材料层10，并且可以将存储器开口49和支撑开口19延伸到衬底半导体层9的顶表面。
59.图5a到5j示出了存储器开口49中的结构变化，所述存储器开口是图4a和4b的示例性结构中的存储器开口49中的一个。相同结构变化同时在其它存储器开口49中的每一个和每一支撑开口19中发生。
60.参考图5a，示出了在图4a和4b的第一示例性结构中的存储器开口49。存储器开口49延伸穿过绝缘顶盖层70、竖直序列(32、42a、41、42b)，并且任选地延伸到半导体材料层10的上部部分中。在此处理步骤中，每个支撑开口19可以延伸穿过逆向阶梯式电介质材料部分65、竖直序列(32、42a、41、42b)中的层的子集，且任选地穿过半导体材料层10的上部部分。每个存储器开口的底表面相对于半导体材料层10的顶表面的凹陷深度可以在0nm到30nm的范围内，但是也可以采用更大凹陷深度。
61.参考图5b，任选的底座通道部分(例如，外延底座)11可以例如通过选择性外延形成于每个存储器开口49和每个支撑开口19的底部部分处。每个底座通道部分11包括与半导体材料层10的单晶半导体材料外延对准的单晶半导体材料。在一个实施例中，底座通道部分11可以掺杂有与半导体材料层10相同导电类型的电掺杂剂。存储器腔49'存在于底座通道部分11上方的存储器开口49的未填充部分中。在一个实施例中，底座通道部分11可以包括单晶硅。在一个实施例中，底座通道部分11可以具有第一导电性类型的掺杂，第一导电性类型与底座通道部分接触的半导体材料层10的导电性类型相同。如果半导体材料层10不存在，则底座通道部分11可以直接形成在可以具有第一导电性类型的掺杂的衬底半导体层9上。
62.参考图5c，通过执行蚀刻工艺来形成橫向凹口(149a、149b)，所述蚀刻工艺相对于绝缘层32和间隔物牺牲材料层41的材料选择性地蚀刻第一牺牲材料层42a和第二牺牲材料层42b的材料。例如，如果绝缘层32包括未掺杂硅酸盐玻璃或掺杂硅酸盐玻璃，如果间隔物牺牲材料层41包括半导体材料，并且如果第一牺牲材料层42a和第二牺牲材料层42b包括氮化硅，则蚀刻工艺可以包含采用热磷酸的各向同性湿式蚀刻工艺或反应性离子蚀刻(rie)工艺。如果绝缘层32包括未掺杂硅酸盐玻璃或掺杂硅酸盐玻璃，如果间隔物牺牲材料层41包括氮化硅，并且如果第一牺牲材料层42a和第二牺牲材料层42b包括半导体材料，则各向同性蚀刻工艺可以包含采用热三甲基-2羟乙基氢氧化铵(“热tmy”)或氢氧化四甲基铵(tmah)的湿式蚀刻工艺。如果绝缘层32包括未掺杂硅酸盐玻璃或掺杂硅酸盐玻璃，如果间隔物牺牲材料层41包括无孔氮化硅，并且如果第一牺牲材料层42a和第二牺牲材料层42b包
括多孔氮化硅，则各向同性蚀刻工艺可以包含采用稀氢氟酸(例如，水与hf的比例为100:1)的湿式蚀刻工艺。
63.第一橫向凹口149a形成于从其各向同性地蚀刻第一牺牲材料层42a的表面部分的体积中，并且第二橫向凹口149b形成于从其各向同性地蚀刻第二牺牲材料层42b的表面部分的体积中。在一个实施例中，第一牺牲材料层42a和第二牺牲材料层42b包括相同牺牲材料，并且第一橫向凹口149a和第二橫向凹口149b可以具有相同橫向凹口距离，即凹陷的第一或第二牺牲材料层(42a、42b)的侧壁相对于最接近的绝缘层32之间的横向距离。第一橫向凹口149a和第二橫向凹口149b的橫向凹口距离可以在5nm到50nm，例如10nm到30nm的范围内，但是也可以采用更小和更大的橫向凹口距离。
64.一般来说，可以通过在存储器开口49中的每一个周围横向地凹陷第一牺牲材料层42a中的每一个来形成第一橫向凹口149a，并且可以通过在形成第一橫向凹口149a的同时、之前或之后在存储器开口49中的每一个周围横向地凹陷第二牺牲材料层42b中的每一个来形成第二橫向凹口149b。在一个实施例中，第一牺牲材料层42a和第二牺牲材料层42b包括相同牺牲材料，并且第一橫向凹口和第二橫向凹口在使第一牺牲材料层和第二牺牲材料层横向凹陷的各向同性蚀刻工艺中同时形成。
65.参考图5d，阻挡电介质层52l和存储器材料层54l可以保形地沉积在围绕存储器开口49和支撑开口19的物理暴露表面上方。阻挡电介质层52可以包含单个电介质材料层或多个电介质材料层的堆叠。在一个实施例中，阻挡电介质层可以包含主要由电介质金属氧化物组成的氧化硅和/或电介质金属氧化物层。如本文中所使用，电介质金属氧化物指代包含至少一种金属元素和至少氧的电介质材料。阻挡电介质层52l的厚度可以在1.5nm到6nm的范围内，但是也可以采用更小和更大的厚度。
66.存储器材料层54l可以包含可以用于存储数据位的任何材料。存储器材料层54l可以包含例如氮化硅的电荷存储材料、例如导电金属的浮动栅极材料、重掺杂多晶硅或导电金属合金(例如，金属硅化物)，或可以对其一部分中的至少一个数据位进行编码的任何其它材料。在一个实施例中，存储器材料层54l包含电荷存储材料，例如氮化硅。可以选择存储器材料层54l的厚度，使得第一橫向凹口149a和第二橫向凹口149b中的每一个的全部体积用阻挡电介质层52l和存储器材料层54l的组合填充。
67.参考图5e，可以执行各向异性蚀刻工艺以从第一橫向凹口149a和第二橫向凹口149b的体积外部去除阻挡电介质层52l和存储器材料层54l的部分。阻挡电介质层52l的每个剩余连续部分包括阻挡电介质衬里52。阻挡电介质衬里52包含位于第一橫向凹口149a中的相应一个内的第一阻挡电介质衬里52a，以及位于第二橫向凹口149b中的相应一个内的第二阻挡电介质衬里52b。
68.存储器材料层54l的每个剩余连续部分包括存储器材料部分54。存储器材料部分54包含位于第一阻挡电介质衬里52a中的相应一个上且嵌入第一阻挡电介质衬里52a中的相应一个内(例如，在三个侧面上环绕)的第一存储器材料部分54a，以及位于第二阻挡电介质衬里52b中的相应一个上且嵌入第二阻挡电介质衬里52b中的相应一个内的第二存储器材料部分54b。在一个实施例中，第二存储器材料部分54b通过至少一个阻挡电介质材料部分与第一存储器材料部分54a竖直地间隔开并且与第一存储器材料部分54a电隔离，所述至少一个阻挡电介质材料部分包含第二阻挡电介质衬里52b的底部部分和第一阻挡电介质衬
里52a的顶部部分。
69.一般来说，一对离散第一存储器材料部分54a和离散第二存储器材料部分54b可以通过间隔物牺牲材料层41彼此竖直地间隔开。所述一对第一存储器材料部分54a和第二存储器材料部分54b可以通过至少一个阻挡电介质材料部分彼此竖直地间隔开。在一个实施例中，至少一个电介质材料部分包括第一阻挡电介质衬里52a，其接触第一存储器材料部分54a的顶表面、底表面和外侧壁并且接触间隔物牺牲材料层41；以及第二阻挡电介质衬里52b，其接触第二存储器材料部分54b的顶表面、底表面和外侧壁并且接触间隔物牺牲材料层41的顶表面。在一个实施例中，第一阻挡电介质衬里52a和第二阻挡电介质衬里52b始终具有相同均匀厚度和相同材料组成。在一个实施例中，第一存储器材料部分54a和第二存储器材料部分54b具有相同横向厚度(在内侧壁与外侧壁之间)和相同材料组成。在一个实施例中，可以同时形成第二存储器材料部分54b和第一存储器材料部分54a。
70.参考图5f，隧穿电介质层56和牺牲覆盖层601可以保形地沉积在存储器开口49和支撑开口19中的每一个中以及绝缘顶盖层70上方。隧穿电介质层56包含电介质材料，电荷隧穿可以穿过所述电介质材料在适合的电偏压条件下执行。取决于要形成的单片三维存储器装置的操作模式，可以通过热载流子注入或通过佛勒-诺德海姆(fowler-nordheim)隧穿引发的电荷转移来执行电荷隧穿。隧穿电介质层56可以包含氧化硅、氮化硅、氮氧化硅、电介质金属氧化物(例如，氧化铝和二氧化铪)、电介质金属氮氧化物、电介质金属硅酸盐、其合金，和/或其组合。在一个实施例中，隧穿电介质层56可以包含第一氧化硅层、氮氧化硅层和第二氧化硅层的堆叠，其通常被称为ono堆叠。在一个实施例中，隧穿电介质层56可以包含基本上不含碳的氧化硅层或基本上不含碳的氮氧化硅层。隧穿电介质层56的厚度可以在2nm到20nm的范围内，但是也可以采用更小和更大的厚度。
71.牺牲覆盖层601包含可以用于在后续各向异性蚀刻工艺期间保护隧穿电介质层56的材料。例如，牺牲覆盖层601可以包含例如非晶硅或多晶硅的半导体材料、例如非晶碳或类金刚石碳的基于碳的材料，或不同于隧穿电介质层56的电介质材料的电介质材料。
72.可以执行各向异性蚀刻工艺以去除牺牲覆盖层601的水平部分。每个底座通道部分11的中心部分可以通过各向异性蚀刻工艺竖直地凹陷。随后可以通过可以包括湿式蚀刻工艺的各向同性蚀刻工艺相对于隧穿电介质层56选择性地去除牺牲覆盖层601。第一阻挡电介质衬里52a、第二阻挡电介质衬里52b、第一存储器材料部分54a、第二存储器材料部分54b和隧穿电介质层56的每个连续集合构成存储器膜50。在一个实施例中，由相应间隔物牺牲材料层41间隔开的每一对相邻的第一存储器材料部分54a和第二存储器材料部分54b构成多位电荷存储元件，所述多位电荷存储元件包含体现为第一存储器材料部分54a和第二存储器材料部分54b的第一电荷存储元件。
73.参考图5g，半导体通道层60l可以直接沉积在底座通道部分11的半导体表面上(或在省略底座通道部分11的情况下沉积在半导体材料层10上)，且直接沉积在隧穿电介质层56上。半导体通道层60l包含半导体材料，例如至少一种元素半导体材料、至少一种iii-v化合物半导体材料、至少一种ii-vi化合物半导体材料、至少一种有机半导体材料，或本领域中已知的其它半导体材料。在一个实施例中，半导体通道层60l包含非晶硅或多晶硅。半导体通道层60l可以通过例如低压化学气相沉积(lpcvd)的保形沉积方法形成。半导体通道层60l的厚度可以在2nm至10nm的范围内，但是也可以采用更小和更大的厚度。半导体通道层
60l可以部分地填充每个存储器开口中的存储器腔49'，或可以完全填充每个存储器开口中的腔。
74.参考图5h，在每个存储器开口49中的存储器腔49'未由半导体通道层60l完全填充的情况下，可以在存储器腔49'中沉积电介质芯层62l以填充每个存储器开口49内的存储器腔49'的任何剩余部分。电介质芯层62l包含例如氧化硅或有机硅酸盐玻璃的电介质材料。电介质芯层62l可以通过例如低压化学气相沉积(lpcvd)的保形沉积方法或通过例如旋涂的自平坦化沉积工艺来沉积。
75.参考图5i，可以例如通过凹口蚀刻工艺去除电介质芯层62l的水平部分，使得电介质芯层62l的每个剩余部分位于相应存储器开口49内并且具有在包含绝缘顶盖层70的顶表面的水平面下方的相应顶表面。电介质芯层62l的每个剩余部分构成电介质芯62。
76.参考图5j，具有第二导电类型的掺杂的掺杂半导体材料可以沉积在电介质芯62上方的每个凹陷区内。所沉积的半导体材料可以具有与第一导电类型相反的第二导电类型的掺杂。例如，如果第一导电类型是p型，则第二导电类型是n型，且反之亦然。所沉积的半导体材料中的掺杂剂浓度可以在5.0
×
10
18
/cm3到2.0
×
10
21
/cm3的范围内，但是也可以采用更小和更大的掺杂剂浓度。掺杂半导体材料可以是例如掺杂多晶硅。
77.可以例如通过化学机械平坦化(cmp)或凹口蚀刻工艺从包含绝缘顶盖层70的顶表面的水平面上方去除具有第二导电类型的掺杂的所沉积的半导体材料的多余部分和半导体通道层60l的水平部分。具有第二导电性类型的掺杂的掺杂半导体材料的每个剩余部分构成漏极区63。半导体通道层60l(具有第一导电类型的掺杂)的每个剩余部分构成竖直半导体通道60。
78.每个存储器膜50可以以宏观滞留时间存储电荷。如本文中所使用，宏观滞留时间指代适合于存储器装置作为永久存储器装置操作的滞留时间，例如超过24小时的滞留时间。
79.存储器开口49内的存储器膜50和竖直半导体通道60的每一组合构成存储器堆叠结构55。存储器堆叠结构55是半导体通道、隧穿电介质层、体现为存储器材料层54的部分的多个存储器元件和任选的阻挡电介质层52的组合。存储器开口49内的底座通道部分11(如果存在)、存储器堆叠结构55、电介质芯62和漏极区63的每个组合在本文中称为存储器开口填充结构58。每个支撑开口19内的底座通道部分11(如果存在)、存储器膜50、竖直半导体通道60、电介质芯62和漏极区63的每个组合填充相应支撑开口19，且构成支撑柱结构。
80.参考图6，在分别在存储器开口49和支撑开口19内形成存储器开口填充结构58和支撑柱结构20之后说明示例性结构。可以在图4a和4b的结构的每个存储器开口49内形成存储器开口填充结构58的实例。可以在图4a和4b的结构的每个支撑开口19内形成支撑柱结构20的实例。
81.参考图7a和7b，接触层级电介质层73可以形成于绝缘层32和牺牲材料层42的竖直序列(32、42a、41、42b)上方，以及存储器堆叠结构55和支撑柱结构20上方。接触层级电介质层73包含与牺牲材料层42的电介质材料不同的电介质材料。例如，接触层级电介质层73可以包含氧化硅。接触层级电介质层73可以具有在50nm到500nm的范围内的厚度，但是也可以采用更小和更大的厚度。
82.光致抗蚀剂层(未示出)可以施加于接触层级电介质层73上方，且以光刻方式图案
化以形成存储器堆叠结构55的集群之间的区域中的开口。光致抗蚀剂层中的图案可以通过接触层级电介质层73、竖直序列(32、42a、41、42b)和/或采用各向异性蚀刻形成背侧沟槽79的逆向阶梯式电介质材料部分65传递，所述背侧沟槽至少从接触层级电介质层73的顶表面竖直地延伸到衬底(9、10)的顶表面，并且横向地延伸穿过存储器阵列区100和接触区300。
83.在一个实施例中，背侧沟槽79可以沿着第一水平方向(例如，字线方向)hd1横向地延伸，且可以沿着垂直于第一水平方向hd1的第二水平方向(例如，位线方向)hd2彼此横向地间隔开。存储器堆叠结构55可以布置成沿着第一水平方向hd1延伸的行。漏极选择层级隔离结构72可以沿着第一水平方向hd1横向地延伸。每个背侧沟槽79可以具有沿着纵向方向(即，沿着第一水平方向hd1)不变的均匀宽度。每个漏极选择层级隔离结构72可以具有沿着垂直于第一水平方向hd1的竖直平面的均匀竖直横截面轮廓，其随着沿着第一水平方向hd1的平移是不变的。多行存储器堆叠结构55可以位于一对相邻的背侧沟槽79与漏极选择层级隔离结构72之间，或一对相邻的漏极选择层级隔离结构72之间。在一个实施例中，背侧沟槽79可以包含其中可以随后形成源极接触通孔结构的源极触点开口。可以例如通过灰化去除光致抗蚀剂层。
84.第二导电类型的掺杂剂可以通过离子注入工艺注入位于背侧沟槽的底部处的衬底(9、10)的物理暴露的表面部分(可以是半导体材料层10的表面部分)中。源极区61可以形成于每个背侧沟槽79下方的半导体材料层10的表面部分处。每个源极区61形成于下伏于相应背侧沟槽79的衬底(9、10)的表面部分中。由于注入工艺期间的所注入掺杂剂原子的蔓延和后续激活退火工艺期间的所注入掺杂剂原子的橫向扩散，每个源极区61可以具有大于上覆背侧沟槽79的横向范围的横向范围。
85.在源极区61与多个底座通道部分11之间延伸的半导体材料层10的上部部分构成用于多个场效应晶体管的水平半导体通道59。水平半导体通道59通过相应底座通道部分11连接到多个竖直半导体通道60。每个水平半导体通道59接触源极区61和多个底座通道部分11。
86.参考图8和9a，可以执行至少一个各向同性选择性蚀刻工艺以相对于绝缘层32和半导体材料层10的材料蚀刻第一牺牲材料层42a、第二牺牲材料层42b和间隔物牺牲材料层41的材料。在一个实施例中，在去除间隔物牺牲材料层41的材料之前或之后，可以采用去除第一和第二牺牲材料层(42a、42b)的材料的两个选择性各向同性蚀刻工艺去除第一牺牲材料层42a、第二牺牲材料层42b和间隔物牺牲材料层41。或者，可以采用单个选择性各向同性蚀刻工艺来同时去除第一和第二牺牲材料层(42a、42b)和间隔物牺牲材料层41的材料。
87.背侧凹口43形成于从其去除牺牲材料层(42a、42b、41)的体积中。牺牲材料层(42a、42b、41)的第二材料的去除相对于绝缘层32的第一材料、逆向阶梯式电介质材料部分65的材料、半导体材料层10的半导体材料以及存储器膜50的最外层的材料可以是选择性的。背侧凹口43中的每一个包含第一牺牲材料层42a中的一个、第二牺牲材料层42b中的一个和间隔物牺牲材料层41中的一个的体积。
88.多个背侧凹口43可以形成于从其去除牺牲材料层(42a、42b、41)的体积中。与背侧凹口43相比，其中形成存储器堆叠结构55的存储器开口49在本文称为前侧开口或前侧腔。在一个实施例中，存储器阵列区100包括具有安置于衬底(9、10)上方的多个装置层级的三维存储器串阵列。在这种情况下，每个背侧凹口43可以限定用于接收相应字线的空间。多个
背侧凹口43中的每一个可以大体上平行于衬底(9、10)的顶表面延伸。背侧凹口43可以由下伏绝缘层32的顶表面和上覆绝缘层32的底表面竖直地定界。
89.任选的底座通道部分11和半导体材料层10的物理暴露的表面部分可以通过半导体材料到电介质材料的热转换和/或等离子体转换而转换为电介质材料部分。例如，可以采用热转换和/或等离子体转换来将每个底座通道部分11的表面部分转换成管状电介质间隔物116，并且将半导体材料层10的每个物理暴露的表面部分转换成平面电介质部分616。在一个实施例中，每个管状电介质间隔物116可以在拓扑学上与环形同胚，即大体上环形的。如本文所使用，如果元件的形状可以连续地拉伸而不破坏孔洞或在环形形状中形成新孔洞，则所述元件在拓扑学上与环形同胚。管状电介质间隔物116包含电介质材料，所述电介质材料包含与底座通道部分11相同的半导体元素且另外包含至少一种非金属元素，例如氧和/或氮，使得管状电介质间隔物116的材料为电介质材料。在一个实施例中，管状电介质间隔物116可以包含底座通道部分11的半导体材料的电介质氧化物、电介质氮化物或电介质氮氧化物。同样，每个平面电介质部分616包含电介质材料，所述电介质材料包含与半导体材料层相同的半导体元素且另外包含例如氧和/或氮的至少一种非金属元素，使得平面电介质部分616的材料是电介质材料。在一个实施例中，平面电介质部分616以可包含半导体材料层10的半导体材料的电介质氧化物、电介质氮化物或电介质氮氧化物。
90.参考图9b和10，可以任选地形成背侧阻挡电介质层44。背侧阻挡电介质层44(如果存在)包括电介质材料，所述电介质材料充当用于随后将形成于背侧凹口43中的控制栅极的控制栅极电介质。在阻挡电介质层52存在于每个存储器开口内的情况下，背侧阻挡电介质层44是任选的。在省略阻挡电介质层52的情况下，存在背侧阻挡电介质层44。
91.背侧阻挡电介质层44可以形成于背侧凹口43中和背侧沟槽79的侧壁上。背侧阻挡电介质层44可以直接形成于绝缘层32的水平表面和背侧凹口43内的存储器堆叠结构55的侧壁上。如果形成背侧阻挡电介质层44，则在形成背侧阻挡电介质层44之前管状电介质间隔物116和平面电介质部分616的形成是任选的。在一个实施例中，可以通过例如原子层沉积(ald)的保形沉积工艺形成背侧阻挡电介质层44。背侧阻挡电介质层44可以基本上由氧化铝组成。背侧阻挡电介质层44的厚度可以在1nm至15nm，例如2nm至6nm的范围内，但是也可以采用更小和更大的厚度。
92.背侧阻挡电介质层44的电介质材料可为电介质金属氧化物，例如氧化铝，至少一个过渡金属元素的电介质氧化物，至少一个镧系元素的电介质氧化物，铝、至少一个过渡金属元素和/或至少一个镧系元素的组合的电介质氧化物。替代地或另外，背侧阻挡电介质层44可以包含氧化硅层。可以通过例如化学气相沉积或原子层沉积的保形沉积方法来沉积背侧阻挡电介质层44。背侧阻挡电介质层44形成于背侧沟槽79的侧壁、绝缘层32的水平表面和侧壁、物理上暴露于背侧凹口43的存储器堆叠结构55的侧壁表面的部分以及平面电介质部分616的顶表面上。背侧腔79'存在于未填充有背侧阻挡电介质层44的每个背侧沟槽79的部分内。
93.背侧阻挡电介质层44可以直接形成于第一阻挡电介质衬里52a的每个外侧壁上、第一阻挡电介质衬里52a的每个环形顶表面上、第二阻挡电介质衬里52b的每个外侧壁上以及第二阻挡电介质衬里52b的每个环形底表面上。此外，阻挡电介质衬里44可以形成于在背侧凹口43的每个层级处的隧穿电介质层56的外侧壁的圆柱段上。阻挡电介质衬里44可以填
充每一对竖直相邻的第一阻挡电介质衬里52a和第二阻挡电介质衬里52b之间的间隙，并且因此位于每一对离散的竖直分离的第一和第二存储器材料部分(54a、54b)之间。
94.金属屏障层46a可以沉积在背侧凹口43中。金属屏障层46a包含可以充当用于随后将沉积的金属填充材料的扩散屏障层和/或促粘层的导电金属材料。金属屏障层46a可以包含导电金属氮化物材料，例如tin、tan、wn或其堆叠，或可以包含导电金属碳化物材料，例如tic、tac、wc或其堆叠。在一个实施例中，金属屏障层46a可以通过例如化学气相沉积(cvd)或原子层沉积(ald)的保形沉积工艺沉积。金属屏障层46a的厚度可以在2nm至8nm，例如3nm至6nm的范围内，但是也可以采用更小和更大的厚度。在一个实施例中，金属屏障层46a可以主要由例如tin的导电金属氮化物组成。
95.金属填充材料沉积在多个背侧凹口43中、至少一个背侧沟槽79的侧壁上，以及接触层级电介质层73的顶表面上方以形成金属填充材料层46b。金属填充材料可以通过保形沉积方法沉积，所述保形沉积方法可以例如是化学气相沉积(cvd)、原子层沉积(ald)、无电镀覆、电镀或其组合。在一个实施例中，金属填充材料层46b可以主要由至少一种元素金属组成。金属填充材料层46b的至少一种元素金属可以例如选自钨、钴、钌、钛和钽。在一个实施例中，金属填充材料层46b可以主要由单种元素金属组成。在一个实施例中，金属填充材料层46b可以采用例如wf6的含氟前驱气体沉积。在一个实施例中，金属填充材料层46b可为包含残余水平的氟原子作为杂质的钨层。金属填充材料层46b通过金属屏障层46a与绝缘层32和存储器堆叠结构55间隔开，所述金属屏障层是阻挡氟原子扩散通过的金属屏障层。
96.多个导电层46可以形成于多个背侧凹口43中，且连续金属材料层46l可以形成于每个背侧沟槽79的侧壁上以及接触层级电介质层73上方。每个导电层46包含位于一对竖直相邻的电介质材料层，例如一对绝缘层32之间的金属屏障层46a的一部分和金属填充材料层46b的一部分。连续金属材料层46l包含位于背侧沟槽79中或接触层级电介质层73上方的金属屏障层46a的连续部分和金属填充材料层46b的连续部分。
97.第一牺牲材料层42a、间隔物牺牲材料层41和第二牺牲材料层42b的每个连续组合可以用背侧阻挡电介质层44和相应导电层46的相应部分替换。背侧腔79'存在于每个背侧沟槽79的未填充有背侧阻挡电介质层44和连续金属材料层46l的部分中。管状电介质间隔物116横向包围底座通道部分11。在形成导电层46后最底部导电层46横向包围每个管状电介质间隔物116。
98.一般来说，导电层46中的每一个形成于背侧阻挡电介质层44的相应部分上的背侧凹口43中的相应一个的剩余体积内。第一牺牲材料层42a、第二牺牲材料层42b和间隔物牺牲材料层41用导电层46替换。至少一个阻挡材料部分设置在位于一对竖直相邻的绝缘层32之间的每一对竖直相邻的第一存储器材料部分54a和第二存储器材料部分54b。至少一个阻挡电介质材料部分包括与导电层46中的一个直接接触的背侧阻挡电介质层44的横向突出部分。
99.在一个实施例中，背侧阻挡电介质层44可以包括第一水平延伸部分，其接触导电层46中的一个的顶表面；第二水平延伸部分，其接触导电层46中的一个的底表面；以及多个竖直延伸部分(即，圆柱形部分)，其连接第一水平延伸部分和第二水平延伸部分并且横向地包围存储器开口填充结构58中的相应一个。背侧阻挡电介质层44的横向突出部分邻接背侧阻挡电介质层44的多个竖直延伸部分中的一个的中间区段。背侧阻挡电介质层44的每个
横向突出部分可以具有环形形状，并且可以接触下伏第一阻挡电介质衬里52a的顶表面和上覆第二阻挡电介质衬里52b的底表面。在一个实施例中，背侧阻挡电介质层44的多个竖直延伸部分中的每一个横向地包围存储器堆叠结构55中的相应一个并且具有相应圆柱形配置，并且横向突出部分接触位于存储器开口49中的相应一个内的隧穿电介质层56的外侧壁的圆柱段。
100.位于导电层46的层级处的每一对竖直相邻的第一存储器材料部分54a和第二存储器材料部分54b可以通过至少一个阻挡电介质材料部分彼此竖直地间隔开。在一个实施例中，电介质材料部分包括：第一阻挡电介质衬里52a，其接触第一存储器材料部分54a的顶表面、底表面和外侧壁并且接触背侧阻挡电介质层44的横向突出部分的底表面；以及第二阻挡电介质衬里52b，其接触第二存储器材料部分54b的顶表面、底表面和外侧壁并且接触背侧阻挡电介质层44的横向突出部分的顶表面。因此，两个离散的竖直分离的存储器材料部分(54a、54b)位于邻近于每个导电层(例如，控制栅极电极/字线)46的竖直侧壁的每个存储器堆叠结构55中，使得每个导电层(例如，控制栅极电极/字线)46控制每个存储器堆叠结构55中的多个(例如，两个)存储器材料部分(54a、54b)。每个存储器材料部分(54a、54b)可以存储一个数据位。因此，多个(例如，两个)数据位可以邻近于每个导电层(例如，控制栅极电极/字线)46的每个竖直侧壁存储。
101.在一个实施例中，至少一个阻挡电介质材料部分包括第一阻挡电介质衬里54，其接触第一存储器材料部分54a的顶表面、底表面和外侧壁；以及第二阻挡电介质衬里，其接触第二存储器材料部分54b的顶表面、底表面和外侧壁。在一个实施例中，第一阻挡电介质衬里52a包括：顶部环形部分，其上覆于第一存储器材料部分54a并且接触隧穿电介质层56；底部环形部分，其下伏于第一存储器材料部分54a并且接触隧穿电介质层56；以及圆柱形部分，其连接第一阻挡电介质衬里52a的顶部环形部分和底部环形部分；并且第二阻挡电介质衬里52b包括：顶部环形部分，其上覆于第二存储器材料部分54b并且接触隧穿电介质层56；底部环形部分，其下伏于第二存储器材料部分54b并且接触隧穿电介质层；以及圆柱形部分，其连接第二阻挡电介质衬里的顶部环形部分和底部环形部分。
102.在一个实施例中，第一阻挡电介质衬里52a和第二阻挡电介质衬里52b始终具有相同均匀厚度和相同材料组成。在一个实施例中，第一存储器材料部分54a和第二存储器材料部分54b具有相同横向厚度和相同材料组成。
103.参考图11a和11b，连续导电材料层46l的所沉积金属材料例如通过各向同性湿式蚀刻、各向异性干式蚀刻，或其组合从每个背侧沟槽79的侧壁并从接触层级电介质层73上方回蚀。背侧凹口43中的所沉积金属材料的每个剩余部分构成导电层46。每个导电层46可为导电线结构。
104.每个导电层46可以充当位于同一层级处的多个控制栅极电极，与使位于所述同一层级处的多个控制栅极电极电互连(即电短接)的字线的组合。每个导电层46内的多个控制栅极电极是用于包含存储器堆叠结构55的竖直存储器装置的控制栅极电极。换句话说，每个导电层46可以是充当用于多个竖直存储器装置的共同控制栅极电极的字线。
105.在一个实施例中，连续导电材料层46l的去除相对于背侧阻挡电介质层44的材料可以是选择性的。在这种情况下，背侧阻挡电介质层44的水平部分可以存在于每个背侧沟槽79的底部处。在另一实施例中，连续导电材料层46l的去除相对于背侧阻挡电介质层44的
材料可能不是选择性的，或者可以不采用背侧阻挡电介质层44。可以在连续导电材料层46l的去除期间去除平面电介质部分616。背侧腔79'存在于每个背侧沟槽79内。
106.绝缘材料层可以通过保形沉积工艺形成于背侧沟槽79中以及接触层级电介质层73上方。示例性保形沉积工艺包含(但不限于)化学气相沉积和原子层沉积。绝缘材料层包含绝缘材料，例如氧化硅、氮化硅、电介质金属氧化物、有机硅酸盐玻璃或其组合。在一个实施例中，绝缘材料层可以包含氧化硅。绝缘材料层可以例如通过低压化学气相沉积(lpcvd)或原子层沉积(ald)形成。绝缘材料层的厚度可以在1.5nm至60nm的范围内，但是也可以采用更小和更大的厚度。
107.如果背侧阻挡电介质层44存在于背侧沟槽79内，则绝缘材料层可以直接形成于背侧阻挡电介质层44的表面上并且直接形成于导电层46的侧壁上。如果背侧阻挡电介质层44不存在于背侧沟槽79内，则绝缘材料层可以直接形成于绝缘层32的侧壁上并且直接形成于导电层46的侧壁上。
108.执行各向异性蚀刻以从接触层级电介质层73上方和在每个背侧沟槽79的底部处去除绝缘材料层的水平部分。绝缘材料层的每个剩余部分构成绝缘间隔物74。背侧腔存在于由每个绝缘间隔物74包围的体积内。
109.源极区61的顶表面可以物理暴露于每个背侧沟槽79的底部处。在交替堆叠(32、46)内形成导电层46后提供的最底部导电层46可以包括用于此场效应晶体管的选择栅极电极。每个源极区61形成于衬底(9、10)的上部部分中。半导体通道(59、11、60)在每个源极区61与一组相应漏极区63之间延伸。半导体通道(59、11、60)包含存储器堆叠结构55的竖直半导体通道60。
110.背侧接触通孔结构76可以形成于每个背侧腔内。每个接触通孔结构76可以填充相应空腔。接触通孔结构76可以通过在背侧沟槽79的剩余末填充体积(即，背侧腔)中沉积至少一种导电材料而形成。例如，至少一种导电材料可以包含导电衬里76a和导电填充材料部分76b。导电衬里76a可以包含导电金属衬里，例如tin、tan、wn、tic、tac、wc、其合金或其堆叠。导电衬里76a的厚度可以在3nm到30nm的范围内，但是也可以采用更小和更大的厚度。导电填充材料部分76b可以包含金属或金属合金。例如，导电填充材料部分76b可以包含w、cu、al、co、ru、ni、其合金或其堆叠。
111.至少一种导电材料可以使用上覆于交替堆叠(32、46)的接触层级电介质层73作为终止层来进行平坦化。如果采用化学机械平坦化(cmp)工艺，则接触层级电介质层73可以用作cmp终止层。背侧沟槽79中的至少一种导电材料的每个剩余连续部分构成背侧接触通孔结构76。每个背侧接触通孔结构76延伸穿过交替堆叠(32、46)，且接触相应源极区61的顶表面。如果采用背侧阻挡电介质层44，则每个背侧接触通孔结构76可以接触背侧阻挡电介质层44的侧壁。
112.一般来说，通过在未填充有绝缘间隔物74的背侧沟槽79的体积中沉积和平坦化至少一种导电材料，可以在形成绝缘间隔物74之后在背侧沟槽79中的每一个内形成背侧接触通孔结构76。或者，上述绝缘材料层可以形成于背侧沟槽79中以完全填充背侧沟槽79的整个体积，并且可以主要由至少一种电介质材料组成。在此替代实施例中，可以省略源极区61和背侧沟槽通孔结构76，并且水平源极线(例如，直接带触点)可以接触半导体通道60的下部部分的任一侧。
113.参考图13a和13b，可以穿过接触层级电介质层73且任选地穿过逆向阶梯式电介质材料部分65形成额外接触通孔结构(88、86、8p)。例如，可以穿过每个漏极区63上的接触层级电介质层73形成漏极接触通孔结构88。字线接触通孔结构86可以穿过接触层级电介质层73并且穿过逆向阶梯式电介质材料部分65形成于导电层46上。外围装置接触通孔结构8p可以穿过逆向阶梯式电介质材料部分65直接形成于外围装置的相应节点上。在第二水平方向hd2上延伸的位线90然后与漏极接触通孔结构88电接触地形成于接触层级电介质层73上方。
114.参考图14，在图5j的处理步骤处示出了根据第一示例性结构的替代实施例的存储器开口填充结构58。可以通过在图5d的处理步骤处省略阻挡电介质层52l的形成来从第一示例性结构导出第一示例性结构的替代实施例。因此，第一阻挡电介质衬里52a和第二阻挡电介质衬里52b在第一示例性结构的替代实施例中不存在。
115.参考图15a，可以执行图7a到9a的处理步骤。在这种情况下，牺牲材料层(42a、42b、41)的去除相对于存储器材料部分(54a、54b)的材料可以是选择性的。存储器材料部分(54a、54b)可以物理暴露于背侧凹口43。因此，如果牺牲材料层(42a、42b和/或41)包括氮化硅，则存储器材料部分(54a、54b)可以包括除氮化硅之外的材料(例如。导电浮动栅极等)。或者，如果牺牲材料层(42a、42b、41)包括除氮化硅之外的材料和/或包括具有比存储器材料部分(54a、54b)的氮化硅材料更高的蚀刻速率的更多多孔氮化硅，则存储器材料部分(54a、54b)可以包括氮化硅电荷存储材料。
116.参考图15b，可以执行图9b、10、11a和11b的处理步骤以形成背侧阻挡电介质层44和导电层46。
117.随后，可以执行图12a到13b的处理步骤以提供图13a和13b的第一示例性结构的替代实施例，其中省略第一阻挡电介质衬里52a和第二阻挡电介质衬里52b。
118.参考图16，可以通过在半导体材料层10上方形成单位层堆叠(32、142a、142b)的竖直序列从图1中所示的第一示例性结构导出第二示例性结构。每个单位层堆叠(32、142a、142b)从下到上可以包含绝缘层32、第一牺牲材料层142a和第二牺牲材料层142b。或者，每个单位层堆叠(32、142a、142b)从下到上可以包含第一牺牲材料层142a、第二牺牲材料层142b和绝缘层32。第一牺牲材料层142a、第二牺牲材料层142b和绝缘层32包含不同材料。因此，第二牺牲材料层142b具有与第一牺牲材料层142a不同的材料组成。选择第一牺牲材料层142a、第二牺牲材料层142b和绝缘层32的材料，使得可以相对于绝缘层32和第二牺牲材料层142b选择性地各向同性地蚀刻第一牺牲材料层142a，或可以相对于绝缘层32和第一牺牲材料层142a的材料去除第二材料层142b。
119.在一个实施例中，绝缘层32可以包含未掺杂硅酸盐玻璃或掺杂硅酸盐玻璃，第一牺牲材料层142a可以包含氮化硅，并且第二牺牲材料层142b可以包含半导体材料(例如，非晶硅、多晶硅或硅锗)。在另一实施例中，绝缘层32可以包含未掺杂硅酸盐玻璃或掺杂硅酸盐玻璃，第一牺牲材料层142a可以包含半导体材料，并且第二牺牲材料层142b可以包含氮化硅。在另一实施例中，绝缘层32可以包含未掺杂硅酸盐玻璃或掺杂硅酸盐玻璃，第一牺牲材料层142a可以包含更多多孔氮化硅，并且第二牺牲材料层142b可以包含具有比第一牺牲材料层142a的多孔氮化硅更低的蚀刻速率的较少多孔或无孔氮化硅。
120.每个绝缘层32的厚度可以在20nm至50nm的范围内，但是也可以采用更小和更大的
厚度。第一牺牲材料层142a和第二牺牲材料层142b中的每一个的厚度可以在8nm到30nm，例如10nm到20nm的范围内，但是也可以采用更小和更大的厚度。具有竖直序列的单位层堆叠(32、142a、142b)的重复数目可以在2到1,024，且通常8到256的范围内，但是也可以采用更大的重复数目。在一个实施例中，竖直序列内的每个层可以具有在横向平移内基本不变的均匀厚度。
121.任选地，绝缘顶盖层70可以形成于竖直序列(32、142a、142b)上方。绝缘顶盖层70包含与牺牲材料层142的材料不同的电介质材料。在一个实施例中，绝缘顶盖层70可以包含可以用于如上文所描述的绝缘层32的电介质材料。绝缘顶盖层70可以具有比绝缘层32中的每一个更大的厚度。绝缘顶盖层70可以例如通过化学气相沉积来沉积。在一个实施例中，绝缘顶盖层70可为氧化硅层。
122.参考图17，可以执行图3、4a和4b的处理步骤以形成存储器开口49和支撑开口19。可以视需要修改用于形成存储器开口49和支撑开口19的各向异性蚀刻工艺的蚀刻化学物质，以将存储器开口49和支撑开口19中的每一个至少竖直地延伸到包含竖直序列(32、142a、142b)的最底部表面的水平面。
123.图18a到18h是根据本公开的第二实施例的在形成存储器开口填充结构期间在第二示例性结构内的存储器开口的顺序示意性竖直横截面图。
124.参考图18a，在形成存储器开口49和支撑开口19之后示出了第二示例性结构中的存储器开口49。存储器开口49延伸穿过绝缘顶盖层70、竖直序列(32、142a、142b)，并且任选地延伸到半导体材料层10的上部部分中。在此处理步骤处，每个支撑开口19可以延伸穿过逆向阶梯式电介质材料部分65、竖直序列(32、142a、142b)中的层的子集，且任选地穿过半导体材料层10的上部部分。每个存储器开口的底表面相对于半导体材料层10的顶表面的凹陷深度可以在0nm到30nm的范围内，但是也可以采用更大凹陷深度。任选的底座通道部分(例如，外延底座)11可以例如通过选择性外延形成于每个存储器开口49和每个支撑开口19的底部部分处。相同处理步骤可以用作图5b的处理步骤。
125.参考图18b，通过执行第一各向同性蚀刻工艺来形成第一橫向凹口149a，所述第一各向同性蚀刻工艺相对于第二牺牲材料层142b和绝缘层32的材料选择性地蚀刻第一牺牲材料层142a的材料。例如，如果绝缘层32包括未掺杂硅酸盐玻璃或掺杂硅酸盐玻璃，如果第二牺牲层142b包括半导体材料并且如果第一牺牲材料层142a包括氮化硅，则各向同性蚀刻工艺可以包含采用热磷酸的湿式蚀刻工艺。如果绝缘层32包括未掺杂硅酸盐玻璃或掺杂硅酸盐玻璃，如果第二牺牲材料层142b包括氮化硅，并且如果第一牺牲材料层142a包括半导体材料，则各向同性蚀刻工艺可以包含采用热三甲基-2羟乙基氢氧化铵(“热tmy”)或氢氧化四甲基铵(tmah)的湿式蚀刻工艺。如果绝缘层32包括未掺杂硅酸盐玻璃或掺杂硅酸盐玻璃，如果第二牺牲材料层142b包括较少多孔或无孔氮化硅并且如果第一牺牲材料层142a包括更多多孔氮化硅，则各向同性蚀刻工艺可以包含采用稀hf(例如，100:1hf)的湿式蚀刻工艺。第一橫向凹口149a形成于从其各向同性地蚀刻第一牺牲材料层142a的表面部分的体积中。
126.参考图18c，第一阻挡电介质层和第一存储器材料层可以沉积在第一橫向凹口149中，并且可以各向异性地进行蚀刻以从存储器开口49和支撑开口19内部并且从绝缘顶盖层70上方去除第一阻挡电介质层和第一存储器材料层的部分。第一阻挡电介质层的每个剩余
部分构成第一阻挡电介质衬里52a，并且第一存储器材料层的每个剩余部分构成第一存储器材料部分54a。第一阻挡电介质衬里52a可以具有与第一示例性结构中的第一和第二阻挡电介质衬里52b相同的材料组成和相同的厚度范围。第一存储器材料部分54a可以具有与第一示例性结构中的第一和第二存储器材料部分(54a、54b)相同的材料组成和相同的横向厚度范围(即，在内侧壁与外侧壁之间的横向距离)。
127.参考图18d，通过执行第二各向同性蚀刻工艺来形成第二橫向凹口149b，所述第二各向同性蚀刻工艺相对于绝缘层32、第一阻挡电介质衬里52a和第一存储器材料部分54a的材料选择性地蚀刻第二牺牲材料层142b的材料。例如，如果绝缘层32包括未掺杂硅酸盐玻璃或掺杂硅酸盐玻璃，并且如果第二牺牲材料层142b包括氮化硅，则各向同性蚀刻工艺可以包含采用热磷酸的湿式蚀刻工艺。在此实施例中，第一存储器材料部分54a可以包括除氮化硅之外的材料，例如半导体或导电浮动栅极材料。如果绝缘层32包括未掺杂硅酸盐玻璃或掺杂硅酸盐玻璃，并且如果第二牺牲材料层142b包括半导体材料，则各向同性蚀刻工艺可以包含采用热三甲基-2羟乙基氢氧化铵(“热tmy”)或氢氧化四甲基铵(tmah)的湿式蚀刻工艺。第二橫向凹口149b形成于从其各向同性地蚀刻第二牺牲材料层42b的表面部分的体积中。
128.参考图18e，第二阻挡电介质层和第二存储器材料层可以沉积在第二橫向凹口149b中，并且可以各向异性地进行蚀刻以从存储器开口49和支撑开口19内部并且从绝缘顶盖层70上方去除第二阻挡电介质层和第二存储器材料层的部分。第二阻挡电介质层的每个剩余部分构成第二阻挡电介质衬里52b，并且第二存储器材料层的每个剩余部分构成第二存储器材料部分54b。第二阻挡电介质衬里52b可以具有与第一阻挡电介质衬里52a相同的材料组成，或可以具有与第一阻挡电介质衬里52a不同的材料组成。第二阻挡电介质衬里52b可以具有与第一阻挡电介质衬里52a相同的厚度，或可以具有与第一阻挡电介质衬里52a不同的厚度。第二存储器材料部分54b可以具有与第一存储器材料部分54a相同的材料组成，或可以具有与第一存储器材料部分54a不同的材料组成。第二存储器材料部分54b可以具有与第一存储器材料部分54a相同的横向厚度(即，内侧壁与外侧壁之间的横向距离)，或可以具有与第一存储器材料部分54a不同的厚度，如上文相对于第一实施例描述。
129.一般来说，可以通过在存储器开口49中的每一个周围横向地凹陷第一牺牲材料层142a中的每一个来形成第一橫向凹口149a，并且可以通过在形成第一橫向凹口149a之前或之后在存储器开口49中的每一个周围横向地凹陷第二牺牲材料层142b中的每一个来形成第二橫向凹口149b。在一个实施例中，第一牺牲材料层142a和第二牺牲材料层142b包括不同牺牲材料，并且第一橫向凹口和第二橫向凹口在依序横向地凹陷第一牺牲材料层和第二牺牲材料层的单独各向同性蚀刻工艺中依序形成。
130.参考图18f，可以执行图5f的处理步骤以形成隧穿电介质层56和牺牲覆盖层601。
131.参考图18g，可以执行图5g、5h和5i的处理步骤以形成半导体通道层60l和电介质芯62。
132.参考图18h，可以执行图5j的处理步骤以形成漏极区63。
133.存储器开口49内的存储器膜50和竖直半导体通道60的每一组合构成存储器堆叠结构55。存储器堆叠结构55是半导体通道、隧穿电介质层、包括存储器材料层54的部分的多个存储器元件和任选阻挡电介质层52的组合。存储器开口49内的底座通道部分11(如果存
在)、存储器堆叠结构55、电介质芯62和漏极区63的每个组合在本文中称为存储器开口填充结构58。每个支撑开口19内的底座通道部分11(如果存在)、存储器膜50、竖直半导体通道60、电介质芯62和漏极区63的每个组合填充相应支撑开口19，且构成支撑柱结构。
134.参考图19a，可以通过改变用于形成背侧凹口43的各向同性蚀刻工艺的蚀刻化学物质来执行图7a到9a的处理步骤。在这种情况下，可以通过执行两个各向同性蚀刻工艺依序执行第一牺牲材料层142a的去除和第二牺牲材料层142b的去除，所述两个各向同性蚀刻工艺相对于绝缘层32、第一阻挡电介质衬里52a和第二阻挡电介质衬里52b的材料选择性地依序蚀刻第一牺牲材料层142a或第二牺牲材料层142b。
135.参考图19b，可以执行图9b、10、11a和11b的处理步骤以形成背侧阻挡电介质层44和导电层46。
136.随后，可以执行图12a到13b的处理步骤。
137.一般来说，本公开的实施例的多位电荷存储元件可以包含一对第一存储器材料部分54a和第二存储器材料部分54b。所述一对第一存储器材料部分54a和第二存储器材料部分54b可以通过至少一个阻挡电介质材料部分彼此竖直地间隔开。在一个实施例中，至少一个电介质材料部分包括第一阻挡电介质衬里52a，其接触第一存储器材料部分54a的顶表面、底表面和外侧壁；以及第二阻挡电介质衬里52b，其接触第二存储器材料部分54b的顶表面、底表面和外侧壁。
138.在一个实施例中，第一阻挡电介质衬里52a和第二阻挡电介质衬里52b至少在厚度和材料组成中的一个方面彼此不同。在一个实施例中，第一存储器材料部分54a和第二存储器材料部分54b可以具有相同横向厚度和相同材料组成，或不同横向厚度和/或不同材料组成。在一个实施例中，第一阻挡电介质衬里52a的环形顶表面接触第二阻挡电介质衬里52b的环形底表面。
139.图20a到20d示出了根据本公开的实施例的采用示例性单位单元结构的本公开的多位电荷存储元件的操作原理。与图9b、15b或19b中所示的单位单元结构相比，单位单元结构旋转90度。
140.参考图20a，示出了包含第一存储器材料部分54a和第二存储器材料部分54b的示例性多位电荷存储元件。隧穿电介质层56可以设置在半导体通道60与第一存储器材料部分54a和第二存储器材料部分54b的组合之间。阻挡电介质(等于第一阻挡电介质衬里52a、第二阻挡电介质衬里52b和背侧阻挡电介质层44的组合)可以安置在栅极电极46与第一存储器材料部分54a和第二存储器材料部分54b的组合之间。可以将编程电压(例如10v)施加到充当控制栅极电极的导电层46。可以通过将电荷注入到第一存储器材料部分54a中来执行第一存储器材料部分54a的编程。例如，可以将正编程电压(例如，5v)施加到源极区61，并且漏极区63可以电接地(例如，施加有0v)。可以通过将负极性的擦除电压施加到源极区61来执行对第一存储器材料部分54a的擦除操作。
141.参考图20b，可以通过将电荷注入到第二存储器材料部分54b中来执行第二存储器材料部分54b的编程。例如，可以将编程电压(例如10v)施加到控制栅极电极46，可以将正编程电压(例如5v)施加到漏极区63，并且源极区61可以电接地(即，施加有0v)。可以通过将负极性的擦除电压施加到漏极区63来执行对第二存储器材料部分54b的擦除操作。
142.参考图20c，可以通过将读取栅极电压(例如，3v)施加到控制栅极电极46来执行对
第一存储器材料部分54a的读取操作。源极区61可以电接地，并且漏极区63可以用读取信道偏置电压(例如1.5v)电偏置。可以测量穿过半导体通道60的电流的量值以确定第一存储器材料部分54a的电荷状态。
143.参考图20d，可以通过将读取栅极电压(例如3v)施加到控制栅极电极46来执行对第二存储器材料部分54b的读取操作。漏极区63可以电接地，并且漏极区63可以用读取信道偏置电压(例如1.5v)电偏置。可以测量穿过半导体通道60的电流的量值以确定第二存储器材料部分54b的电荷状态。
144.参考图21，电路图示出了在第一存储器材料部分54a的编程期间，即在对选定存储器串(标记为“编程单元(位1)”中的选定第一存储器材料部分54a内的第一数据位进行编码期间的偏置电压条件，所述存储器串可以包括在第一示例性结构或第二示例性结构中的相应存储器堆叠结构55。邻近于选定多位存储器元件的导电层(即，字线/控制栅极电极)46可以在编程电压(例如10v)下偏置，未选定字线(包括其它导电层46)可以在通过电压(低于编程电压(例如，2v)的vpass1或vpass2)下电偏置以使电流能够穿过竖直半导体通道60，而不引起相邻存储器材料部分(54a、54b)的编程，并且选择栅极电极可以在相应选择栅极电压(例如，vsgs和vsgd)下电偏置以使电流能够流过竖直半导体通道60。通过将编程电压施加到接触通孔结构76，源极区61可以在正编程电压(例如，5v)下电偏置。连接到含有待编程的选定存储器单元的选定存储器串的选定漏极区63可以通过将选定位线90接地而接地(例如，在0v下电偏置)。
145.在抑制步骤(标记为“抑制单元(位1)”期间，还通过将正编程电压施加到选定位线而将正编程电压(例如，5v)施加到选定串的漏极区63。在替代实施例中，用于多个串的接触通孔结构76和共同源极区61可以用包括导电线的虚拟源极线替代，所述导电线连接到串的源极侧并且可以在平行于位线90的第二水平方向hd2上延伸。在此替代实施例中，选定源极线和选定位线90两者可以在抑制步骤期间接地(例如，通过将0v施加到两者)。
146.参考图22，电路图示出了在第二存储器材料部分54b的编程期间，即在对选定串(标记为“编程单元(位2)”中的选定第二存储器材料部分54b内的第二数据位进行编码期间的偏置电压条件，所述串可以包括在第一示例性结构或第二示例性结构中的相应存储器堆叠结构55。邻近于选定多位存储器元件的导电层46可以在编程电压(例如10v)下偏置，未选定字线(包括其它导电层46)可以在通过电压(低于编程电压(例如，2v)的vpass1或vpass2)下电偏置以使电流能够穿过竖直半导体通道60，而不引起相邻存储器材料部分(54a、54b)的编程，并且选择栅极电极可以电偏置到相应选择栅极电压以使电流能够流过竖直半导体通道。源极区61可以通过将接触通孔结构76或上文描述的虚拟源极线(如果存在)接地而接地(例如，在0v下电偏置)。通过将选定位线90偏置到此电压，含有选定存储器单元的选定串的选定漏极区63将在正编程电压(例如，5v)下电偏置。抑制步骤与上文关于对第一存储器材料部分54a编程所描述的抑制步骤相同。
147.参考图23，第一电路图(标记为“读取单元(位1)”)示出了在选定串中的第一存储器材料部分54a的读取期间的偏置电压条件，并且第二电路图(标记为“读取单元(位2)”)示出了在选定串中的第二存储器材料部分54b的读取期间的偏置电压条件。可以通过采用在第一电路图和第二电路图中所示的方案依序执行两个读取操作来读取每个多位存储器元件。邻近于选定多位存储器元件的导电层(例如，选定控制栅极电极/字线)46可以在读取栅
极电压(例如，低于编程电压的3v)下偏置，未选定字线(包括其它导电层46)可以在读取电压下电偏置以使电流能够穿过竖直半导体通道60，并且选择栅极电极可以电偏置到相应选择栅极电压以使电流能够流过竖直半导体通道60。在测量存储于选定多位存储器元件的第一存储器材料部分54a中的电荷的第一读取操作期间，源极区61接地(例如，在0v下偏置)并且漏极区63在低于正编程电压和读取栅极电压的读取电压(例如，1.5v)下偏置。在测量存储于选定多位存储器元件的第二存储器材料部分54b中的电荷的第二读取操作期间，源极区61在读取电压(例如，1.5v)下偏置并且漏极区63接地(例如，在0v下偏置)。
148.本公开的实施例的三维存储器装置(例如，nrom)包含多个多位存储器单元(例如，多层级单元)。可以通过将每个字线拆分成两个半单元来物理地限制位。与多层三维nand(
tprog
》200微秒)相比，此nrom可以提供快得多的编程(t
prog
≈30微秒)。因此，实施例的nrom提供相对较低操作电压、快速读取和写入操作以及更高耐久性。一个位不影响另一位的信息，因为所述位物理地隔离。虽然示出了两位存储器单元，但是可以将nrom扩展到4位/单元和更高。
149.尽管前述内容指代特定的优选实施例，但应理解，本公开不限于此。所属领域的普通技术人员能够想到可以对所公开的实施例进行各种修改，并且此类修改意图在本公开的范围内。假定并非彼此的替代方案的所有实施例之间存在兼容性。除非另外明确地陈述，否则词“包括”或“包含”涵盖其中词“主要由
……
组成”或词“由
……
组成”替换词“包括”或“包含”的所有实施例。在本公开中示出了使用特定结构和/或配置的实施例的情况下，应理解可以在功能上等效的任何其它兼容结构和/或配置的情况下实践本公开，其条件是这些替代物并未被明确地禁用或以其它方式被所属领域的普通技术人员已知为不可能的。本文中提出的所有公开案、专利申请以及专利都以全文引用的方式并入本文中。

技术特征：
1.一种三维存储器装置，其包括：位于衬底上方的绝缘层和导电层的交替堆叠；存储器堆叠结构，其延伸穿过所述交替堆叠，其中所述存储器堆叠结构中的每一个包括竖直半导体通道、隧穿电介质层和存储器元件的竖直堆叠，所述存储器元件位于所述绝缘层的相应竖直相邻对之间的所述导电层的层级处，其中所述存储器元件中的每一个位于所述绝缘层的所述相应竖直相邻对之间的所述导电层中的相应一个的层级处，并且所述存储器元件中的每一个包括：第一存储器材料部分；以及第二存储器材料部分，所述第二存储器材料部分通过至少一个阻挡电介质材料部分与所述第一存储器材料部分竖直地间隔开并且与所述第一存储器材料部分电隔离。2.根据权利要求1所述的三维存储器装置，其中所述至少一个阻挡电介质材料部分包括与所述导电层中的一个直接接触的背侧阻挡电介质层的横向突出部分。3.根据权利要求2所述的三维存储器装置，其中所述背侧阻挡电介质层包括：第一水平延伸部分，其接触所述导电层中的所述一个的顶表面；第二水平延伸部分，其接触所述导电层中的所述一个的底表面；以及多个竖直延伸部分，其连接所述第一水平延伸部分和所述第二水平延伸部分，其中所述背侧阻挡电介质层的所述横向突出部分邻接所述多个竖直延伸部分中的一个的中间区段。4.根据权利要求3所述的三维存储器装置，其中：所述背侧阻挡电介质层的所述多个竖直延伸部分中的每一个横向地围绕所述存储器堆叠结构中的相应一个并且具有相应圆柱形配置；以及所述横向突出部分接触所述隧穿电介质层的外侧壁的圆柱段。5.根据权利要求2所述的三维存储器装置，其中所述至少一个阻挡电介质材料部分包括：第一阻挡电介质衬里，其接触所述第一存储器材料部分的顶表面、底表面和外侧壁并且接触所述背侧阻挡电介质层的所述横向突出部分的底表面；以及第二阻挡电介质衬里，其接触所述第二存储器材料部分的顶表面、底表面和外侧壁并且接触所述背侧阻挡电介质层的所述横向突出部分的顶表面。6.根据权利要求1所述的三维存储器装置，其中所述至少一个阻挡电介质材料部分包括：第一阻挡电介质衬里，其接触所述第一存储器材料部分的顶表面、底表面和外侧壁；以及第二阻挡电介质衬里，其接触所述第二存储器材料部分的顶表面、底表面和外侧壁。7.根据权利要求6所述的三维存储器装置，其中：所述第一阻挡电介质衬里包括顶部环形部分，其上覆于所述第一存储器材料部分并且接触所述隧穿电介质层；底部环形部分，其下伏于所述第一存储器材料部分并且接触所述隧穿电介质层；以及圆柱形部分，其连接所述第一阻挡电介质衬里的所述顶部环形部分和所述底部环形部分；以及所述第二阻挡电介质衬里包括顶部环形部分，其上覆于所述第二存储器材料部分并且
接触所述隧穿电介质层；底部环形部分，其下伏于所述第二存储器材料部分并且接触所述隧穿电介质层；以及圆柱形部分，其连接所述第二阻挡电介质衬里的所述顶部环形部分和所述底部环形部分。8.根据权利要求6所述的三维存储器装置，其中所述第一阻挡电介质衬里的环形顶表面接触所述第二阻挡电介质衬里的环形底表面。9.根据权利要求6所述的三维存储器装置，其中所述第一阻挡电介质衬里和所述第二阻挡电介质衬里始终具有相同均匀厚度和相同材料组成。10.根据权利要求6所述的三维存储器装置，其中所述第一阻挡电介质衬里和所述第二阻挡电介质衬里至少在厚度和材料组成中的一个方面彼此不同。11.根据权利要求1所述的三维存储器装置，其中所述第一存储器材料部分和所述第二存储器材料部分具有相同横向厚度和相同材料组成。12.根据权利要求1所述的三维存储器装置，其中所述第一存储器材料部分和所述第二存储器材料部分在横向厚度、材料组成或横向厚度和材料组成两者方面不同。13.根据权利要求1所述的三维存储器装置，其中所述第一存储器材料部分包括导电浮动栅极，并且所述第二存储器材料部分包括离散氮化硅材料部分。14.一种形成三维存储器装置的方法，其包括：在衬底上方形成单位层堆叠的竖直序列，其中所述单位层堆叠包括第一牺牲材料层、第二牺牲材料层和绝缘层；形成穿过所述竖直序列的存储器开口；通过在所述存储器开口中的每一个周围横向地凹陷所述第一牺牲材料层中的每一个来形成第一横向凹口；通过在形成所述第一横向凹口的同时、之前或之后在所述存储器开口中的每一个周围横向地凹陷所述第二牺牲材料层中的每一个来形成第二横向凹口；在所述第一横向凹口中形成第一存储器材料部分；在形成所述第一存储器材料部分的同时、之前或之后在所述第二横向凹口中形成第二存储器材料部分；以及用导电层替代所述第一牺牲材料层和所述第二牺牲材料层。15.根据权利要求14所述的方法，其进一步包括通过相对于所述绝缘层选择性地去除所述第一牺牲材料层和所述第二牺牲材料层来形成背侧凹口，其中所述背侧凹口中的每一个包含所述第一牺牲材料层中的一个的体积和所述第二牺牲材料层中的一个的体积。16.根据权利要求15所述的方法，其进一步包括在所述背侧凹口中的每一个内形成背侧阻挡电介质层，其中所述导电层形成于在所述背侧阻挡电介质层的相应部分上的所述背侧凹口中的相应一个的剩余体积内。17.根据权利要求14所述的方法，其中：所述第一牺牲材料层和所述第二牺牲材料层包括相同牺牲材料；以及所述第一橫向凹口和所述第二橫向凹口在使所述第一牺牲材料层和所述第二牺牲材料层横向凹陷的各向同性蚀刻工艺中同时形成。18.根据权利要求17所述的方法，其中：所述单位层堆叠进一步包括间隔物牺牲材料层，所述间隔物牺牲材料层位于所述第一
牺牲材料层和所述第二牺牲材料层之间并且具有与所述第一牺牲材料层和所述第二牺牲材料层不同的材料组成；以及通过相对于所述绝缘层和所述间隔物牺牲材料层选择性地各向同性地蚀刻所述第一牺牲材料层和所述第二牺牲材料层的表面部分来形成所述第一橫向凹口和所述第二橫向凹口。19.根据权利要求14所述的方法，其中：所述第一牺牲材料层和所述第二牺牲材料层包括不同牺牲材料层；以及在形成所述第一存储器材料部分之后形成所述第二橫向凹口。20.根据权利要求19所述的方法，其进一步包括：在所述第一橫向凹口中的每一个内形成第一阻挡电介质衬里，其中所述第一存储器材料部分形成于所述第一阻挡电介质衬里中的相应一个上；以及在所述第二橫向凹口中的每一个内形成第二阻挡电介质衬里，其中所述第二存储器材料部分形成于所述第二阻挡电介质衬里中的相应一个上。

技术总结
三维存储器装置包含位于衬底上方的绝缘层和导电层的交替堆叠，以及延伸穿过所述交替堆叠的存储器堆叠结构。所述存储器堆叠结构中的每一个包含竖直半导体通道、隧穿电介质层和存储器元件的竖直堆叠，所述存储器元件位于所述绝缘层的相应竖直相邻对之间的所述导电层的层级处。所述存储器元件中的每一个包含第一存储器材料部分和第二存储器材料部分，所述第二存储器材料部分通过至少一个阻挡电介质材料部分与所述第一存储器材料部分竖直地间隔开并且与所述第一存储器材料部分电隔离。开并且与所述第一存储器材料部分电隔离。开并且与所述第一存储器材料部分电隔离。


技术研发人员：R
受保护的技术使用者：桑迪士克科技有限责任公司
技术研发日：2021.06.14
技术公布日：2023/9/23