存储装置以及形成存储装置的读出放大器的方法与流程

1.本技术涉及存储装置，尤其涉及一种存储装置的读出放大器的布局结构，以及形成存储装置的读出放大器的方法。


背景技术：

2.读出放大器(sense amplifier)是存储器周边的重要电路器件，因为它可以读出(sense)并放大所选取的存储单元(memory cell)其储存的电压信号。读出放大器可以减轻工艺变异的影响，例如，由于差分读出放大器具有高共模抑制比(common mode rejection ratio)，故可用于降噪；差分读出放大器可以将小的电压摆幅放大到可识别的逻辑电平，因此适用于低电压应用。然而，本领域需要一种改善方案，以减少由读出放大器的布局(layout)中的不对称及/或互连线(interconnect)之间的电容耦合噪声所造成的不良影响。


技术实现要素：

3.有鉴于此，本技术的实施例公开了一种存储装置，以及形成存储装置的读出放大器的方法。
4.本技术的某些实施例公开了一种形成存储装置的多个读出放大器的方法。所述方法包括：判断每一位线选择器的类型，其中每一位线选择器用于提供数据信号给相应的读出放大器；根据所判断的位线选择器的类型，沿着列方向与行方向其中的一个在所述存储装置的基板中形成彼此分离的多个主动区，其中所述基板包括多个单元列，所述多个单元列的每一个均具有沿着所述列方向排列的多个存储单元，以及所述多个主动区的每一个均跨越两个相邻单元列之间的边界，且位于所述两个相邻单元列之中；以及将多个栅极结构设置在所述多个主动区，以形成所述多个读出放大器的多个晶体管，其中每一栅极结构均沿着所述行方向延伸。
5.本技术的某些实施例公开了一种存储装置。所述存储装置包括基板、第一列存储单元、第二列存储单元、第一1对1复用器电路、第二1对1复用器电路以及第一读出放大器。所述基板具有彼此相邻的第一单元列与第二单元列。所述第一列存储单元沿着列方向设置在所述第一单元列之中，并耦接于第一对位线。所述第二列存储单元沿着所述列方向设置在所述第二单元列之中，并耦接于第二对位线。所述第一1对1复用器电路用以将所述第一对位线耦接于设置在所述第一单元列之中的第一对金属线。所述第二1对1复用器电路用以将所述第二对位线耦接于设置在所述第二单元列之中的第二对金属线。所述第一读出放大器用以读出所述第一对金属线所运送的数据信号。所述第一读出放大器包括形成于所述基板中的第一主动区。所述第一主动区跨越所述第一单元列与所述第二单元列之间的边界。所述第一读出放大器通过一组接触点在所述第一主动区内耦接于所述第一对金属线。
6.本技术的某些实施例公开了一种存储装置。所述存储装置包括基板、第一列存储单元、第二列存储单元、第三列存储单元、第四列存储单元、4对1复用器电路以及读出放大
器。所述基板具有平行排列的第一单元列、第二单元列、第三单元列与第四单元列。所述第一单元列邻近所述第二单元列，且所述第三单元列邻近所述第四单元列。所述第一列存储单元设置于所述第一单元列之中，并耦接于第一对位线。所述第二列存储单元设置于所述第二单元列之中，并耦接于第二对位线。所述第三列存储单元设置于所述第三单元列之中，并耦接于第三对位线。所述第四列存储单元设置于所述第四单元列之中，并耦接于第四对位线。所述4对1复用器电路用以从所述第一对位线、所述第二对位线、所述第三对位线与所述第四对位线之中选取一对位线，并将所选取的所述一对位线耦接于一对输出节点。所述读出放大器用以读出所述一对输出节点上的数据信号，并具有分离的第一主动区与第二主动区。所述第一主动区与所述第二主动区均形成于所述基板中并耦接于所述一对输出节点。所述第一主动区跨越所述第一单元列与所述第二单元列之间的边界，且所述第二主动区跨越所述第三单元列与所述第四单元列之间的边界。
7.通过本技术所公开的读出放大器布局设计，读出放大器的布局结构可定制为符合其应用环境。在采用1对1复用器电路的存储器应用中，读出放大器的布局结构可具有相对较短的互连线和相对较宽的晶体管宽度，从而改善读出放大器的性能。在采用4对1复用器电路的存储器应用中，读出放大器的布局结构可减轻布局依赖效应对装置性能的影响、改善抗噪声能力，以及满足高速操作的需求。
附图说明
8.通过搭配附图来阅读下文的实施方式，可清楚地理解本技术的内容。应注意，根据行业中的标准惯例，附图的各种特征并不一定按照比例绘制。事实上，为了能够清楚地描述，可任意放大或缩小某些特征的尺寸。
9.图1是根据本技术某些实施例的存储装置的示意图。
10.图2a至图2e是根据本技术某些实施例的图1所示的读出放大电路的主动区摆置的示意图。
11.图3是根据本技术某些实施例的图1所示的读出放大器的布局示意图。
12.图4是根据本技术某些实施例的图3所示的每一读出放大器的至少一部分的电路示意图。
13.图5是根据本技术某些实施例的图3所示的每一读出放大器的至少一部分的布局。
14.图6是根据本技术某些实施例的图1所示的读出放大器的布局示意图。
15.图7是根据本技术某些实施例的图6所示的读出放大器的至少一部分的电路示意图。
16.图8是根据本技术某些实施例的图6所示的读出放大器的至少一部分的布局。
17.图9是根据本技术某些实施例的形成存储装置的多个读出放大器的方法的流程图。
具体实施方式
18.以下披露内容公开了多种实施方式或例示，其能用以实现本技术内容的不同特征。下文所述的组件与摆置的具体例子用以简化本技术内容。当可想见，这些叙述仅为例示，其本意并非用于限制本技术内容。本技术内容可能会在实施例中重复使用组件符号和/
或标号。此种重复使用乃是基于简洁与清楚的目的，且其本身不代表所讨论的不同实施例和/或组态之间的关系。
19.此外，当可理解，若将一组件描述为与另一组件“连接(connected to)”或“耦接(coupled to)”，则两者可直接连接或耦接，或两者间可能出现其他中间(intervening)组件。
20.为了将存储单元所储存的数据传输到读出放大器，可采用位线选择电路(bitline selection circuit)来选取耦接于上述存储单元的一对位线(a pair of bitlines)，并且在所选取的这对位线与读出放大器之间建立电性连接。通过位线选择电路，一行或多列存储单元可以共享读出放大器。存储器编译器(memory compiler)可根据不同的存储器应用，产生不同类型与组态的位线选择电路。例如，图形处理单元(graphics processing unit，gpu)模块需要一个具有宽输入/输出(i/o)总线的帧缓冲器(frame buffer)。上述帧缓冲器可包括使用1对1复用器电路(1-to-1multiplexer circuit)所实施的位线选择电路。每个1对1复用器电路可选择性地将一对位线耦接到读出放大器。耦接于这对位线的同一列中的多个存储单元可共享所述读出放大器。又例如，中央处理单元(central processing unit，cpu)模块需要字深度(word depth)较深的高速缓存(cache memory)。上述高速缓存可包括使用4对1复用器电路(4-to-1multiplexer circuit)所实现的位线选择电路。每个4对1复用器电路可将四对位线的其中一对位线耦接到读出放大器。分别耦接于四对位线的四列存储单元则可共享所述读出放大器。
21.一般来说，用于1对1复用器电路的读出放大器布局设计是将每一读出放大器安置在一单元列(cell column)内。一列的多个存储单元设置于上述单元列之中。然而，各读出放大器的布局面积可能会既长且窄，导致互连线之间产生较大的耦合电容，并且增加了读取操作期间内读出放大器的负载。这种布局设计还会在缩减电路面积时增加难度。在用于4对1复用器电路的读出放大器布局设计中，读出放大器可被安置在四个单元列内，四列存储单元则分别设置于这四个单元列之中。然而，由于难以实现对称地安置晶体管与互连线，读出准确性因此而降低。
22.本技术公开了多个存储装置，这些存储装置所采用的读出放大器布局结构能够减少布局设计的不对称且可减轻耦合电容造成的干扰。这种读出放大器布局结构可应用于平面(planar)半导体装置以及非平面(non-planar)半导体装置，如鳍式场效应晶体管(finfet)。本技术还公开多个用于形成存储器的读出放大器的方法。本技术的方法可根据耦接于读出放大器的位线选择电路的类型，提供适合的读出放大器布局设计。本技术的方法可减少决定布局结构时的不确定性，有助于实现有效的电路设计。进一步的说明如下。
23.图1是根据本技术某些实施例的存储装置的示意图。存储装置100包括(但不限于)多列的存储单元110_1-110_n、位线选择电路120以及读出放大器电路130，n是大于1的整数。在此实施例中，每一列的存储单元沿着列方向y排列，并耦接于一对位线(或称为位线对)bp[i]，其中i＝1、
…
、n。一对位线bp[i]包括互补的位线bl[i]与blb[i]。举例来说，一列存储单元110_1包括多个存储单元mc，其共享位线bl[1]与blb[1]。
[0024]
位线选择电路120用以选取一或多对位线，并将所选取的每一对位线连接至相应的一对数据线。在此实施例中，位线选择电路120包括位线选择器(bitline selector)122_1-122_k，其中k是大于1的整数。每一位线选择器用以将所选取的一对位线耦接于数据线dp
[1]-dp[k]之中的其中一对。
[0025]
位线选择器的个数可等于位线对的个数，即k＝n。每一位线选择器均可利用1对1复用器电路来实施，并可用来选择性地将一对位线bp[i]耦接于一对数据线dp[i]，其中i＝1、
…
、n。一对数据线(或称为数据线对(data line pair))dp[i]包括互补的数据线dl[i]与dlb[i]。或者，位线选择器的个数可等于位线对的个数的四分之一，即k＝n/4。每一位线选择器均可利用4对1复用器电路来实施。每一位线选择器可用以从四对位线中选取一对位线，并将所选取的一对位线耦接于一对数据线。
[0026]
读出放大器电路130耦接于多对数据线dp[1]-dp[k]，并可用来读出及放大每一对数据线所运送的数据信号。读出放大器电路130的电路设计或布局结构可根据集成在位线选择电路120中的各位线选择器的类型来决定。在图1所示的例子中，读出放大器电路130包括读出放大器132_1-132_k。每一读出放大器包括一或多个主动区(active area)，每一主动区上有晶体管形成于其中。这些主动区可根据耦接于相应的读出放大器的位线选择器的类型来排列/设置。
[0027]
图2a至图2e是根据本技术某些实施例的读出放大电路130(如图1所示)的主动区摆置的实施方式的示意图。为了简洁起见，以下搭配图1所示的读出放大器132_1与132_2来说明图2a至图2e所示的主动区摆置。本领域的技术人员应可了解图1所示的其他读出放大器可基于图2a至图2e所示的主动区摆置来实施。
[0028]
首先请连同图1参阅图2a。读出放大器132_1设置在氧化层定义区(oxide definition region)，其定义基板(substrate)102的主动区od1。基板102包括彼此相邻的单元列cl1与cl2。列存储单元110_1可沿着列方向y设置在单元列cl1之中，列存储单元110_2可沿着列方向y设置在单元列cl2之中。主动区od1跨越单元列cl1与cl2之间的边界bd1。读出放大器132_1的一个或多个晶体管可形成于主动区od1上。在图2a所示的例子中，可将栅极结构gl11与gl12(例如多晶硅栅极线(polysilicon gate line))设置在主动区od1以形成晶体管。每一栅极结构可沿着实质上与列方向y垂直的行方向x延伸。
[0029]
请连同图1参阅图2b。当每一位线选择器由1对1复用器电路来实施时，可采用布局结构mux1来实施读出放大器电路130。在布局结构mux1中，分离的两个主动区od1与od2均横越单元列cl1与cl2，并沿着列方向y而设置/形成。主动区od1与od2可具有实质上相同的尺寸。栅极结构gl11与gl12设置在主动区od1以形成读出放大器132_1的晶体管。类似地，栅极结构gl21与gl22(例如多晶硅栅极线)设置在主动区od2以形成读出放大器132_2的晶体管。应注意到，在布局结构mux1中，读出放大器132_1通过位线选择器122_1(即1对1复用器电路)可专门用来读出位线对bp[1]上的数据信号。读出放大器132_2通过位线选择器122_2(1对1复用器电路)可专门用来读出位线对bp[2]上的数据信号。
[0030]
请连同图1参阅图2c。当每一位线选择器由2对1复用器电路来实施时，可采用布局结构mux2来实施读出放大器电路130。在布局结构mux2中，沿着行方向x形成分离的两个主动区od1与od2。主动区od1与od2可具有实质上相同的尺寸。也就是说，主动区od2跨越相邻的单元列cl3与cl4之间的边界bd2。此外，列存储单元110_3可设置在单元列cl3之中，列存储单元110_4可沿着列方向y设置在单元列cl4之中。再者，栅极结构gl11与gl12设置在主动区od1以形成读出放大器132_1的晶体管。栅极结构gl21与gl22设置在主动区od2以形成读出放大器132_2的晶体管。应注意到，在布局结构mux2中，读出放大器132_1可用来读出位线
选择器122_1(即2对1复用器电路，其可用来从位线对bp[1]与bp[2]中选取一对位线)所提供的数据信号。读出放大器132_2可用来读出位线选择器122_2(即2对1复用器电路，其可用来从位线对bp[3]与bp[4]中选取一对位线)所提供的数据信号。
[0031]
请连同图1参阅图2d。当每一位线选择器由4对1复用器电路来实施时，可采用布局结构mux4来实施读出放大器电路130。在布局结构mux4中，可在平行排列的单元列cl1-cl4上形成读出放大器132_1，其可用来读出位线选择器122_1所提供的数据信号。位线选择器122_1由4对1复用器电路来实施，此4对1复用器电路可用来从四对位线bp[1]-bp[4]中选取一对位线。读出放大器132_1包括分离的两个主动区od1与od2，其沿着行方向x形成。主动区od1跨越相邻的单元列cl1与cl2之间的边界bd1。主动区od2跨越相邻的单元列cl3与cl4之间的边界bd2。此外，栅极结构gl11与gl12设置在主动区od1，栅极结构gl21与gl22设置在主动区od2。在某些实施例中，可使用沿着行方向x跨越主动区od1与od2的一个栅极结构来取代栅极结构gl11与gl21。同样地，可使用沿着行方向x跨越主动区od1与od2的一个栅极结构来取代栅极结构gl12与gl22。
[0032]
请连同图1参阅图2e。当每一位线选择器由8对1复用器电路来实施时，可采用布局结构mux8来实施读出放大器电路130。在布局结构mux8中，可在平行排列的单元列cl1-cl8上形成读出放大器132_1，其可用来读出位线选择器122_1所提供的数据信号。位线选择器122_1由8对1复用器电路来实施，此8对1复用器电路可用来从八对位线bp[1]-bp[8]中选取一对位线。读出放大器132_1包括彼此分离的四个主动区od1-od4，其沿着行方向x形成。主动区od1-od4可具有实质上相同的尺寸，也就是说，每一主动区各自跨越相邻的两个单元列之间的边界，如图2e所示形成了横跨两个单元列、实质上尺寸相同的结构。栅极结构gl11与gl12设置在主动区od1，栅极结构gl21与gl22设置在主动区od2，栅极结构gl31与gl32设置在主动区od3，以与栅极结构gl41与gl42设置在主动区od4。在某些实施例中，可使用沿着行方向x跨越每一主动区的一个栅极结构来取代栅极结构gl11、gl21、gl31与gl41。同样地，可使用沿着行方向x跨越每一主动区的一个栅极结构来取代栅极结构gl12、gl22、gl32与gl42。
[0033]
由于可根据位线选择器的类型，沿着列方向或行方向来排列读出放大器的主动区，因此，本技术所公开的读出放大器布局设计可改善读出放大器在各种存储器应用中的性能。为便于理解本技术的内容，以下提供了图2所示的布局结构mux1与mux4的某些实施方式，以进一步说明本技术的读出放大器布局设计。然而，这是出于说明的目的，并非用来限制本技术的内容。只要是读出放大器电路包括了沿着根据位线选择器的类型所决定的方向来设置的主动区，且每一主动区跨越相邻的两个单元列，相关的修改及变化均属于本技术的范围。
[0034]
图3是根据本技术某些实施例的读出放大器132_1与132_2(如图1所示)的布局示意图。读出放大器132_1与132_2可采用图2b所示的布局结构mux1来实施。在此实施例中，读出放大器132_1与132_2均跨越单元列cl1与cl2之间的边界bd1。
[0035]
读出放大器132_1用以从1对1复用器电路322_1接收一对数据线dp[1]所运送的数据信号s1。1对1复用器电路322_1可作为图1所示的位线选择器122_1的实施方式。1对1复用器电路322_1用以将一对位线bp[1]耦接于一对数据线dp[1]。例如，1对1复用器电路322_1可包括两个开关322_11与322_12(即两个1对1复用器)。开关322_11选择性地耦接于位线bl
[1]与数据线dl[1]之间。开关322_12选择性地耦接于位线blb[1]与数据线dlb[1]之间。开关322_11与322_12均可由相同的控制信号selx来控制。
[0036]
读出放大器132_2用以从1对1复用器电路322_2接收一对数据线dp[2]所运送的数据信号s2。1对1复用器电路322_2可作为图1所示的位线选择器122_2的实施方式。1对1复用器电路322_2用以将一对位线bp[2]耦接于一对数据线dp[2]。例如，1对1复用器电路322_2可包括两个开关322_21与322_22。开关322_21选择性地耦接于位线bl[2]与数据线dl[2]之间。开关322_22选择性地耦接于位线blb[2]与数据线dlb[2]之间。开关322_21与322_22均可由相同的控制信号sely来控制
[0037]
图4是根据本技术某些实施例的图3所示的每一读出放大器的至少一部分的电路示意图。读出放大器132_1可包括晶体管ta1、tb1与tc1，其为读出放大器132_1的主要组成元件。在此实施例中，标记乘数m的晶体管符号用来表示并联的m个晶体管。也就是说，读出放大器132_1包括四个并联的晶体管ta1、四个并联的晶体管tb1以及四个并联的晶体管tc1。
[0038]
在图4的实施例中，每个晶体管ta1的栅极区、第一源极/漏极区与第二源极/漏极区，分别耦接于导线a1、数据线dl[1]与电路节点n
i1
。每个晶体管tb1的栅极区、第一源极/漏极区与第二源极/漏极区，分别耦接于导线b1、数据线dlb[1]与电路节点n
i1
。每个晶体管tc1的栅极区、第一源极/漏极区与第二源极/漏极区，分别耦接于导线c1、电路节点n
i1
与参考电压vss。参考电压vss可以是接地电压。
[0039]
读出放大器132_2的电路结构与读出放大器132_1的电路结构相同或实质上相同。也就是说，读出放大器132_2可包括四个并联的晶体管ta2、四个并联的晶体管tb2以及四个并联的晶体管tc2。每个晶体管ta2的栅极区、第一源极/漏极区与第二源极/漏极区，分别耦接于导线a2、数据线dl[2]与电路节点n
i2
。每个晶体管tb2的栅极区、第一源极/漏极区与第二源极/漏极区，分别耦接于导线b2、数据线dlb[2]与电路节点n
i2
。每个晶体管tc2的栅极区、第一源极/漏极区与第二源极/漏极区，分别耦接于导线c2、电路节点n
i2
与参考电压vss。
[0040]
图5是根据本技术某些实施例的图3所示的每一读出放大器的至少一部分的布局图。图5所示的布局方式可作为图4所示的电路元件彼此之间实体连接的实施方式。把晶体管ta1、ta2、tb1、tb2、tc1与tc2各自布局成多个元件，通过存储装置的互连结构(interconnect structure)中不同金属层之间的金属接触点(metal contact)与通孔(via)，各晶体管的元件可连接在一起，以分别形成读出放大器132_1与132_2。请连同图4参阅图5。栅极结构gl
a1
、gl
b1
与gl
c1
沿着行方向x平行排列，并跨越主动区od1而形成晶体管ta1、tb1与tc1。栅极结构gl
a1
、gl
b1
与gl
c1
分别用于实现晶体管ta1、tb1与tc1的栅极区。类似地，栅极结构gl
a2
、gl
b2
与gl
c2
沿着行方向x平行排列，并跨越主动区od2而形成晶体管ta2、tb2与tc2。栅极结构gl
a2
、gl
b2
与gl
c2
分别用于实现晶体管ta2、tb2与tc2的栅极区。
[0041]
每个栅极结构可设置在相同或实质上相同的高度。也就是说，可将每个栅极结构排列在位于基板102上方实质上相同的平面，或在相同的结构层形成每个栅极结构。例如，可对同一层多晶硅层进行图案化(pattern)，以形成每个栅极结构。在此实施例中，从基板102的上方俯视，各主动区的上边缘(upper edge)与下边缘(lower edge)分别位于单元列cl1与单元列cl2之中。因此，各晶体管的宽度可等于或大于位单元(bitcell)的高度h
bc
(即每一单元列的列宽)。
[0042]
如图5所示，导线a1、b1、c1、n1、vl、a2、b2、c2与n2均沿着列方向y而延伸。位于单元列cl1的数据线dl[1]与dlb[1]可沿着列方向y延伸而跨越主动区od1与od2。数据线dl[2]与dlb[2]设置于单元列cl2之中，数据线dl[2]与dlb[2]可沿着列方向y延伸而跨越主动区od1与od2。可对同一金属层进行图案化，以形成各导线与各数据线。
[0043]
包括多个接触点(contact)va的互连结构可用来提供每个栅极结构及其相关的导线两者之间的电连接。例如，栅极结构gl
a1
可通过形成于其上的接触点va而电性连接至导线a1。栅极结构gl
b1
可通过形成于其上的接触点va而电性连接至导线b1。栅极结构gl
c1
可通过形成于其上的接触点va而电性连接至导线c1。同样地，栅极结构gl
a2
/gl
b2
/gl
c2
可通过形成于其上的接触点va而电性连接至导线a2/b2/c2。
[0044]
上述互连结构还可包括多个接触点va，其用于提供源极/漏极区及其相关的导线两者之间的电连接。例如，导线n1通过相关的接触点va，电性连接于每个晶体管ta1的第二源极/漏极区、每个晶体管tb1的第二源极/漏极区以及每个晶体管tc1的第一源极/漏极区，从而形成电路节点n
i1
。类似地，导线n2通过相关的接触点va，电性连接于每个晶体管ta2的第二源极/漏极区、每个晶体管tb2的第二源极/漏极区以及每个晶体管tc2的第一源极/漏极区，从而形成电路节点n
i2
。此外，导线vl用以将参考电压vss耦接于每个晶体管tc1/tc2的第二源极/漏极区。
[0045]
根据本技术的一实施例，数据线dl[1]、dlb[1]、dl[2]与dlb[2]均是设置在一个或多个金属层中的导线。可利用第一对金属导线dl1与dlb1来建构数据线dl[1]与dlb[1](即一对导线)。上述第一对金属导线dl1与dlb1通过位于主动区od1内的一组接触点va而耦接至读出放大器132_1，而读出放大器132_1是设置在包括主动区od1的布局部分中。同样地，可利用第二对金属导线dl2与dlb2来建构数据线dl[2]与dlb[2]，而第二对金属导线dl1与dlb1通过位于主动区od2内的另一组接触点va耦接至读出放大器132_2；读出放大器132_1设置在包括主动区od2的另一布局部分中。因此，读出放大器132_1可专门用于读出数据线dl[1]与dlb[1]所传送的差分信号，读出放大器132_2可专门用于读出数据线dl[2]与dlb[2]所传送的差分信号。
[0046]
应注意到，可采用交错(interleaved)的方式来排列栅极结构gl
a1
、gl
b1
与gl
c1
，以减轻工艺变异的影响。例如，栅极结构gl
a1
与栅极结构gl
b1
可彼此交错。又例如，至少一栅极结构gl
a1
与至少一栅极结构gl
b1
可设置在两个栅极结构gl
c1
之间。在图5所示的平面图的例子中，两个栅极结构gl
a1
与两个栅极结构gl
b1
可交替设置在两个栅极结构gl
c1
之间，而这两个栅极结构gl
c1
是分别位于读出放大器132_1的区域外围的对侧。
[0047]
相比于将主动区设置在单个单元列内的读出放大器布局结构，本技术的读出放大器布局结构可具有相对较短的互连线和较宽的晶体管宽度，因此可在采用1对1复用器电路的存储器应用中提升读出放大器性能。此外，本技术的读出放大器布局结构可将一组并联的晶体管与另一组并联的晶体管交错地排列，以减轻工艺变异的影响。
[0048]
图6是根据本技术某些实施例的读出放大器132_1(如图1所示)的布局示意图。读出放大器132_1可采用图2d所示的布局结构mux4来实施。在此实施例中，读出放大器132_1形成于单元列cl1-cl4中，并包括两个分开设置的主动区od1与od2。读出放大器的各个元件可设置在主动区od1与od2上。主动区od1跨越单元列cl1与cl2之间的边界bd1。主动区od2跨越单元列cl3与cl4之间的边界bd2。
[0049]
读出放大器132_1用以读出4对1复用器电路622_1的一对输出节点n
out
与nb
out
上的数据信号s0。4对1复用器电路622_1可作为图1所示的位线选择器122_1的一种实施方式。4对1复用器电路622_1用以从四对位线中选取一对位线，并将所选取的一对位线耦接于输出节点n
out
与nb
out
。举例来说，4对1复用器电路622_1可包括两个4对1复用器622_11与622_12。4对1复用器622_11用以选取四条位线bl[1]-bl[4]其中的一条，并将所选取的位线耦接于输出节点n
out
。4对1复用器622_12用以选取四条位线blb[1]-blb[4]其中的一条，并将所选取的位线耦接于输出节点nb
out
。
[0050]
在此实施例中，4对1复用器622_11可用包括四个传输门tg[1]-tg[4]的结构来实施；4对1复用器622_12可用包括四个传输门tgb[1]-tgb[4]的结构来实施。各传输门受控于一对控制信号。举例来说，传输门tg[1]/tgb[1]受控于一对控制信号sel1与selb1，传输门tg[2]/tgb[2]受控于一对控制信号sel2与selb2，传输门tg[3]/tgb[3]受控于一对控制信号sel3与selb3，传输门tg[4]/tgb[4]受控于一对控制信号sel4与selb4。
[0051]
图7是根据本技术某些实施例的读出放大器132_1(如图6所示)的至少一部分的电路示意图。读出放大器132_1可包括晶体管ta0、tb0与tc0，其为读出放大器132_1的主要组成元件。在此实施例中，每个晶体管所标示的乘数m为4，也就是说，读出放大器132_1包括四个并联的晶体管ta0、四个并联的晶体管tb0以及四个并联的晶体管tc0。
[0052]
在图7的实施例中，每个晶体管ta0的栅极区、第一源极/漏极区与第二源极/漏极区，分别耦接于导线a0、输出节点n
out
与电路节点n
i0
。每个晶体管tb0的栅极区、第一源极/漏极区与第二源极/漏极区，分别耦接于导线b0、输出节点nb
out
与电路节点n
i0
。每个晶体管tc0的栅极区、第一源极/漏极区与第二源极/漏极区分别耦接于导线c0、电路节点n
i0
与参考电压vss。
[0053]
图8是根据本技术某些实施例的读出放大器132_1(如图6所示)的至少一部分的布局图。图8所示的布局方式可作为图7所示的电路组件彼此之间实体连接的实施方式。把晶体管ta0、tb0与tc0各自布局成多个元件，各晶体管的元件可连接在一起，以形成读出放大器132_1。请连同图7参阅图8。栅极结构gl
a0
、gl
b0
与gl
c0
沿着行方向x平行排列，并跨越主动区od1/od2而形成晶体管ta0、tb0与tc0。在主动区od1上，可形成至少一晶体管ta0、至少一晶体管tb0以及至少一晶体管tc0。此外，在主动区od2上，可形成至少一晶体管ta0、至少一晶体管tb0以及至少一晶体管tc0。栅极结构gl
a0
、gl
b0
与gl
c0
分别用于实施晶体管ta0、tb0与tc0的栅极区。
[0054]
数据信号s0(来自图6所示的4对1复用器电路622_1)从输出节点n
out
与nb
out
传送给读出放大器132_1。读出放大器132_1设置在包括两个彼此分离的主动区的布局部分中，并通过一对导线接收数据信号s0，这对导线中的每一条均分别具有四段的金属线dli/dlbi，其中i＝1、2、3、4。如图8所示，第一对金属线dl1与dlb1形成于单元列cl1之中，而第二对金属线dl2与dlb2形成于单元列cl2之中；类似地，第三对金属线dl3与dlb3形成于单元列cl3之中，而第四对金属线dl4与dlb4形成于单元列cl4之中。金属线dl
1-dl4通过位于主动区od1与od2之中的一组金属接触点va而彼此耦接；金属线dlb
1-dlb4通过位于主动区od1与od2中的另一组金属接触点va而彼此耦接。这样，可建构出上述的一对导线，从而传输数据信号s0。
[0055]
在此实施例中，一部分的栅极结构gl
a0
可沿着实质上与边界bd1垂直的方向，在主动区od1上延伸并跨越主动区od1；另一部分的栅极结构gl
a0
可沿着实质上与边界bd2垂直的
方向，在主动区od2上延伸并跨越主动区od2。相对于单元列cl2与单元列cl3之间的边界bd0，上述部分的栅极结构gl
a0
与上述另一部分的栅极结构gl
a0
可呈镜像对称排列(arranged mirror-symmetrically)。在主动区od1上所形成的栅极结构gl
a0
与在主动区od2上所形成的栅极结构gl
a0
彼此分开。举例来说，可将两个栅极结构gl
a0
平行设置在主动区od1上，而将另外两个栅极结构gl
a0
平行设置在主动区od2上。相对于边界bd0，在主动区od1上所形成的栅极结构gl
a0
与在主动区od2上所形成的栅极结构gl
a0
是以镜像对称的方式来排列。
[0056]
同样地，在主动区od1上所形成的栅极结构gl
b0
与在主动区od2上所形成的栅极结构gl
b0
彼此分开。两个栅极结构gl
b0
平行设置在主动区od1上，而另外两个栅极结构gl
b0
平行设置在主动区od2上。在主动区od1上所形成的栅极结构gl
c0
与在主动区od2上所形成的栅极结构gl
c0
彼此分开。两个栅极结构gl
c0
平行设置在主动区od1上，而另外两个栅极结构gl
c0
平行设置在主动区od2上。对于每个主动区来说，可将栅极结构gl
a0
以及栅极结构gl
b0
安置在位于相对两侧的两个栅极结构gl
c0
之间，如图8所示。
[0057]
应注意到，从基板102的上方俯视，主动区od1的上边缘与下边缘分别位于单元列cl1与单元列cl2之中，主动区od2的上边缘与下边缘分别位于单元列cl3与单元列cl4之中。因此，每一晶体管的宽度可等于或大于位单元高度h
bc
(即每一单元列的列宽)。
[0058]
沿着列方向y延伸的信号线包括导线a0、b0、c0、aa0、bb0、cc0、n1-n4以及vl1-vl6。导线a0与aa0电性连接，导线b0与bb0电性连接，导线c0与cc0电性连接。导线n1-n4彼此电性连接。导线vl1-vl6均耦接于参考电压vss。此外，金属线dl1、dlb1、dl2与dlb2均沿着列方向y在主动区od1上延伸。金属线dl3、dlb3、dl4与dlb4均沿着列方向y在主动区od2上延伸。
[0059]
包括多个接触点va的互连结构用以提供每个栅极结构及其相关的导线两者之间的电连接。举例来说，在主动区od1上所形成的栅极结构gl
a0
通过相关的接触点va电性连接至导线a0，在主动区od2上所形成的栅极结构gl
a0
通过相关的接触点va电性连接至导线aa0。类似地，在主动区od1/od2上所形成的栅极结构gl
b0
通过相关的接触点va电性连接至导线b0/bb0；在主动区od1/od2上所形成的栅极结构gl
c0
通过相关的接触点va电性连接至导线c0/cc0。
[0060]
上述互连结构还包括多个接触点va，其用于提供源极/漏极区及其相关的导线之间的电连接。举例来说，导线n1-n4均电性连接至相关的源极/漏极区，以形成电路节点n
i0
。通过相关的接触点va，各导线vl1-vl6可用以将参考电压vss耦接于晶体管tc0的第二源极/漏极区。此外，互连结构还包括多个接触点va，其用以将数据线电性连接至相应的主动区。
[0061]
应注意到，可将彼此电性连接的信号线相对于边界bd0对称地设置。举例来说，相对于边界bd0，导线vl1-vl6的安排是对称的布局。此外，图8所示的栅极结构相对于边界bd0亦是对称的布局。因此，可用对称的方式设置晶体管ta0、tb0与tc0，以减轻布局依赖效应(layout-dependent effect)对于装置性能与可靠度的影响。换句话说，由于4对1复用器电路622_1所输出的差分信号是通过图8所示的两个主动区od1与od2(晶体管与导线以对称的方式形成于其中)来传递，读出放大器132_1可具有较佳的抗噪声能力(noise immunity)，并符合高速操作的需求。
[0062]
相比于将单个主动区设置在四个单元列内的读出放大器布局结构，本技术的读出放大器布局结构可将并联的晶体管以对称的方式设置在分离的主动区中，从而减少寄生电
容不匹配的影响，并维持一致的氧化层边界效应。本技术的读出放大器布局结构可运用在各种高速存储器应用中。
[0063]
图9是根据本技术某些实施例的形成存储装置的多个读出放大器的方法的流程图。为方便说明，以下搭配图1所示的存储装置100与图2所示的摆置方式来说明方法900。应注意到，可采用方法900来形成提供给各种类型的位选择器(例如，x对1复用器电路，x是正整数)的读出放大器，而不会悖离本技术的范围。此外，在某些实施例中，方法900可包括其他步骤。
[0064]
于步骤910中，判断每一位线选择器的类型，其中每一位线选择器用于提供数据信号给相应的读出放大器。例如，存储器编译器可判断出位线选择器122_1-122_k中的各个位线选择器的类型。
[0065]
于步骤920中，根据所判断的位线选择器的类型，沿着列方向或行方向在存储装置的基板中形成彼此分离的多个主动区。上述基板包括多个单元列，且每一单元列具有沿着列方向排列的多个存储单元。每一主动区均跨越两个相邻单元列之间的边界，且位于这两个相邻单元列之中。例如，n列的存储单元110_1-110_n分别设置在基板102的n个单元列(图1未示)中。根据各位线选择器的类型，可沿着列方向y或行方向x在基板102中形成彼此分离的多个主动区。
[0066]
在某些实施例中，当判断出位线选择器的类型是1对1复用器电路时，可沿着列方向形成多个主动区。例如，当存储装置100应用于图形处理单元模块时，每一个位线选择器122_1-122_k均可利用1对1复用器电路来实施。此外，读出放大器130的布局结构可基于图2b所示的布局结构mux1来实施。
[0067]
在某些实施例中，当判断出位线选择器的类型是x对1复用器电路(x是2的倍数)时，可沿着行方向形成多个主动区。例如，当存储装置100应用于中央处理单元模块时，每一个位线选择器122_1-122_k均可利用4对1复用器电路来实施。此外，读出放大器130的布局结构可基于图2d所示的布局结构mux4来实施。
[0068]
于步骤930中，将多个栅极结构设置在这些主动区，以形成那些读出放大器的多个晶体管。每一栅极结构均沿着与列方向垂直的行方向延伸。例如，栅极结构gl11与gl12可设置在图2d所示的主动区od1以形成读出放大器132_1的一部分晶体管。
[0069]
在某些实施例中，可在每个主动区上设置多个栅极结构，以形成多个并联的第一晶体管。此外，可在相同的主动区上设置多个栅极结构，以形成多个并联的第二晶体管。第一晶体管的栅极结构与第二晶体管的栅极结构彼此交错。例如，在图5的实施例中，可采用交错的方式排列栅极结构gl
a1
、gl
b1
与gl
c1
，以减轻工艺变异的影响。
[0070]
在某些实施例中，可在互相分离的多个主动区上，以对称的方式来设置并联的晶体管的栅极结构。例如，在图8的实施例中，栅极结构gl
a0
/gl
b0
/gl
c0
可相对于边界bd0呈镜像对称排列，以降低寄生电容不匹配的影响，并维持一致的氧化层边界效应。
[0071]
由于本领域的技术人员在阅读上述关于图1至图8的段落说明之后，应可了解方法900的操作细节，因此，进一步的说明在此便不再赘述。
[0072]
通过本技术所公开的读出放大器布局设计，读出放大器的布局结构可定制为符合其应用环境。例如，在采用1对1复用器电路的存储器应用中，读出放大器的布局结构可具有相对较短的互连线和相对较宽的晶体管宽度，从而改善读出放大器的性能。又例如，在采用
4对1复用器电路的存储器应用中，读出放大器的布局结构可减轻布局依赖效应对装置性能的影响、改善抗噪声能力，以及满足高速操作的需求。
[0073]
上文的叙述简要地提出了本技术某些实施例的特征，而使得本领域的技术人员能够更全面地理解本技术的多种态样。本领域的技术人员当可理解，其可轻易地利用本技术内容作为基础，来设计或更动其他工艺与结构，以实现与此处所述的实施方式相同的目的和/或达到相同的优点。本领域的技术人员应当明白，这些均等的实施方式仍属于本技术内容的精神与范围，且其可进行各种变更、替代与更动，而不会悖离本技术内容的精神与范围。

技术特征：
1.一种形成存储装置的多个读出放大器的方法，其特征在于，包括：判断每一位线选择器的类型，其中每一位线选择器用于提供数据信号给相应的读出放大器；根据所判断的位线选择器的类型，沿着列方向与行方向其中的一个在所述存储装置的基板中形成彼此分离的多个主动区，其中所述基板包括多个单元列，所述多个单元列的每一个均具有沿着所述列方向排列的多个存储单元，以及所述多个主动区的每一个均跨越两个相邻单元列之间的边界，且位于所述两个相邻单元列之中；以及将多个栅极结构设置在所述多个主动区，以形成所述多个读出放大器的多个晶体管，其中每一栅极结构均沿着所述行方向延伸。2.根据权利要求1所述的方法，其特征在于，形成彼此分离的所述多个主动区的步骤包括：当所判断的位线选择器的类型是1对1复用器电路时，沿着所述列方向形成所述多个主动区；以及当所判断的位线选择器的类型是x对1复用器电路时，沿着所述行方向形成所述多个主动区，其中x是2的倍数。3.根据权利要求2所述的方法，其特征在于，沿着所述列方向形成的所述多个主动区包括第一主动区与第二主动区；所述第一主动区与所述第二主动区均位于彼此相邻的第一单元列与第二单元列之中；所述方法还包括：在所述第一单元列之中形成第一对金属线，所述第一对金属线跨越所述第一主动区与所述第二主动区；以及在所述第二单元列之中形成第二对金属线，所述第二对金属线跨越所述第一主动区与所述第二主动区；其中所述第一对金属线通过第一组接触点在所述第一主动区内耦接于第一读出放大器，并用于将第一1对1复用器电路的数据信号传输至所述第一读出放大器，其中所述第一读出放大器设置在包括所述第一主动区的一布局部分中；其中所述第二对金属线通过第二组接触点在所述第二主动区内耦接于第二读出放大器，并用于将第二1对1复用器电路的数据信号传输至所述第二读出放大器，其中所述第二读出放大器设置在包括所述第二主动区的另一布局部分中。4.根据权利要求2所述的方法，其特征在于，沿着所述行方向形成的所述多个主动区包括位于彼此相邻的第一单元列与第二单元列之中的第一主动区；所述方法还包括：在所述第一单元列之中形成第一对金属线；在所述第二单元列之中形成第二对金属线；以及通过所述第一主动区中的金属接触点，将所述第一对金属线与所述第二对金属线彼此耦接，以建构一对导线；其中所述一对导线用于将所述x对1复用器电路的数据信号传输至读出放大器，所述读出放大器设置在包括所述第一主动区的布局部分中。5.根据权利要求2所述的方法，其特征在于，沿着所述行方向形成的所述多个主动区包括第一主动区与第二主动区，所述第一主动区位于彼此相邻的第一单元列与第二单元列之中，所述第二主动区位于彼此相邻的第三单元列与第四单元列之中；所述第二单元列位于
所述第一单元列与所述第三单元列之间；所述方法还包括：在所述第一单元列之中形成第一对金属线；在所述第二单元列之中形成第二对金属线；在所述第三单元列之中形成第三对金属线；在所述第四单元列之中形成第四对金属线；以及通过分别位于所述第一主动区与所述第二主动区之中的金属接触点，将所述第一对金属线、所述第二对金属线、所述第三对金属线与所述第四对金属线彼此耦接，以建构一对导线；其中所述一对导线用于将所述x对1复用器电路的数据信号传输至读出放大器，所述读出放大器设置在包括所述第一主动区与所述第二主动区的布局部分中。6.根据权利要求2所述的方法，其特征在于，沿着所述行方向形成的所述多个主动区包括第一主动区与第二主动区；所述第一主动区位于彼此相邻的第一单元列与第二单元列之中，所述第二主动区位于彼此相邻的第三单元列与第四单元列之中；所述第二单元列位于所述第一单元列与所述第三单元列之间；将所述多个栅极结构设置在所述多个主动区的步骤包括：将第一栅极结构设置在所述第一主动区；以及将与所述第一栅极结构分离的第二栅极结构设置在所述第二主动区，其中所述第一栅极结构与所述第二栅极结构彼此电性连接，且相对于所述第二单元列与所述第三单元列之间的边界呈镜像对称排列。7.根据权利要求1所述的方法，其特征在于，将所述多个栅极结构设置在所述多个主动区的步骤包括：将多个栅极结构设置在每一主动区上，以形成并联的多个第一晶体管；以及将多个栅极结构设置在所述主动区上，以形成并联的多个第二晶体管，其中所述多个第一晶体管的栅极结构与所述多个第二晶体管的栅极结构彼此交错。8.根据权利要求1所述的方法，其特征在于，将所述多个栅极结构设置在所述多个主动区的步骤包括：将多个栅极结构设置在每一主动区上，以形成并联的多个第一晶体管；将多个栅极结构设置在所述主动区上，以形成并联的多个第二晶体管；以及将多个栅极结构设置在所述主动区上，以形成并联的多个第三晶体管；其中所述多个第一晶体管的栅极结构与所述多个第二晶体管的栅极结构，设置在所述多个第三晶体管的栅极结构的其中两者之间。9.一种存储装置，其特征在于，包括：基板，具有彼此相邻的第一单元列与第二单元列；第一列存储单元，沿着列方向设置在所述第一单元列之中，并耦接于第一对位线；第二列存储单元，沿着所述列方向设置在所述第二单元列之中，并耦接于第二对位线；第一1对1复用器电路，用以将所述第一对位线耦接于设置在所述第一单元列之中的第一对金属线；第二1对1复用器电路，用以将所述第二对位线耦接于设置在所述第二单元列之中的第二对金属线；以及
第一读出放大器，用以读出所述第一对金属线所运送的数据信号，所述第一读出放大器包括形成于所述基板中的第一主动区，所述第一主动区跨越所述第一单元列与所述第二单元列之间的边界，其中所述第一读出放大器通过一组接触点在所述第一主动区内耦接于所述第一对金属线。10.根据权利要求9所述的存储装置，其特征在于，还包括：第二读出放大器，用以读出所述第二对金属线所运送的数据信号，所述第二读出放大器包括形成于所述基板中的第二主动区，所述第二主动区跨越所述第一单元列与所述第二单元列之间的边界，其中所述第二读出放大器与所述第一主动区分离，且所述第二读出放大器通过另一组接触点在所述第二主动区内耦接于所述第二对金属线。11.根据权利要求10所述的存储装置，其特征在于，所述第一对金属线与所述第二对金属线均沿着所述列方向跨越所述第一主动区与所述第二主动区。12.根据权利要求9所述的存储装置，其特征在于，所述第一读出放大器包括：并联的多个第一晶体管，所述多个第一晶体管中的每一个均具有第一源极/漏极区与第二源极/漏极区，其中每一第一晶体管的所述第一源极/漏极区耦接于所述第一对金属线中的第一金属线，且所述第一晶体管的所述第二源极/漏极区耦接于电路节点；并联的多个第二晶体管，所述多个第二晶体管中的每一个均具有第一源极/漏极区与第二源极/漏极区，其中每一第二晶体管的所述第一源极/漏极区耦接于所述第一对金属线中的第二金属线，且所述第二晶体管的所述第二源极/漏极区耦接于所述电路节点；以及并联的多个第三晶体管，所述多个第三晶体管中的每一个均具有第一源极/漏极区与第二源极/漏极区，其中每一第三晶体管的所述第一源极/漏极区耦接于所述电路节点，且所述第三晶体管的所述第二源极/漏极区耦接于参考电压；其中所述多个第一晶体管、所述多个第二晶体管与所述多个第三晶体管各自的栅极结构平行排列，并沿着实质上与所述列方向垂直的行方向跨越所述第一主动区。13.根据权利要求12所述的存储装置，其特征在于，所述多个第一晶体管的栅极结构与所述多个第二晶体管的栅极结构设置在所述多个第三晶体管的栅极结构的其中两者之间。14.根据权利要求12所述的存储装置，其特征在于，所述多个第一晶体管的栅极结构与所述多个第二晶体管的栅极结构彼此交错。15.一种存储装置，其特征在于，包括：基板，具有平行排列的第一单元列、第二单元列、第三单元列与第四单元列，其中所述第一单元列邻近所述第二单元列，且所述第三单元列邻近所述第四单元列；第一列存储单元，设置于所述第一单元列之中，并耦接于第一对位线；第二列存储单元，设置于所述第二单元列之中，并耦接于第二对位线；第三列存储单元，设置于所述第三单元列之中，并耦接于第三对位线；第四列存储单元，设置于所述第四单元列之中，并耦接于第四对位线；4对1复用器电路，用以从所述第一对位线、所述第二对位线、所述第三对位线与所述第四对位线之中选取一对位线，并将所选取的所述一对位线耦接于一对输出节点；以及读出放大器，用以读出所述一对输出节点上的数据信号，所述读出放大器具有分离的第一主动区与第二主动区，其中所述第一主动区与所述第二主动区均形成于所述基板中并耦接于所述一对输出节点；所述第一主动区跨越所述第一单元列与所述第二单元列之间的
边界，且所述第二主动区跨越所述第三单元列与所述第四单元列之间的边界。16.根据权利要求15所述的存储装置，其特征在于：所述第一主动区的上边缘与下边缘分别位于所述第一单元列与所述第二单元列之中，以及所述第二主动区的上边缘与下边缘分别位于所述第三单元列与所述第四单元列之中。17.根据权利要求15所述的存储装置，其特征在于，所述读出放大器包括多个晶体管，且所述多个晶体管各自的栅极结构彼此电性连接但互相分离；其中所述多个晶体管的栅极结构的一部分平行地设置在所述第一主动区上，并沿着实质上与所述第一单元列与所述第二单元列之间的边界垂直的方向跨越所述第一主动区；所述多个晶体管的栅极结构的另一部分平行地设置在所述第二主动区上，并沿着实质上与所述第三单元列与所述第四单元列之间的边界垂直的方向跨越所述第二主动区。18.根据权利要求17所述的存储装置，其特征在于，设置在所述第一主动区上所述多个晶体管的栅极结构的部分与设置于所述第二主动区上所述多个晶体管的栅极结构的另一部分，相对于所述第二单元列与所述第三单元列之间的边界呈镜像对称排列。19.根据权利要求15所述的存储装置，其特征在于，所述读出放大器包括：并联的多个第一晶体管，所述多个第一晶体管中的每一个均具有第一源极/漏极区及第二源极/漏极区，其中每一第一晶体管的所述第一源极/漏极区耦接于所述一对输出节点中的第一输出节点，且所述第一晶体管的所述第二源极/漏极区耦接于电路节点；所述多个第一晶体管其中的一个的栅极结构形成于所述第一主动区上，且所述多个第一晶体管其中的另一个的栅极结构形成于所述第二主动区上；并联的多个第二晶体管，所述多个第二晶体管中的每一个均具有第一源极/漏极区及第二源极/漏极区，其中每一第二晶体管的所述第一源极/漏极区耦接于所述一对输出节点的第二输出节点，且所述第二晶体管的所述第二源极/漏极区耦接于所述电路节点；所述多个第二晶体管其中的一个的栅极结构形成于所述第一主动区上，且所述多个第二晶体管其中的另一个的栅极结构形成于所述第二主动区上；以及并联的多个第三晶体管，所述多个第三晶体管中的每一个均具有第一源极/漏极区及第二源极/漏极区，其中每一第三晶体管的所述第一源极/漏极区耦接于所述电路节点，且所述第三晶体管的所述第二源极/漏极区耦接于参考电压；所述多个第三晶体管其中的一个的栅极结构形成于所述第一主动区上，且所述多个第三晶体管其中的另一个的栅极结构形成于所述第二主动区上。20.根据权利要求19所述的存储装置，其特征在于，所述多个第一晶体管中的每一栅极结构以及所述多个第二晶体管中的每一栅极结构设置在所述多个第三晶体管中的两个栅极结构之间。

技术总结
本申请公开了一种存储装置以及形成存储装置的读出放大器的方法。所述方法包括：判断每一位线选择器的类型，每一位线选择器用于提供数据信号给相应的读出放大器；根据所判断的位线选择器的类型，沿着列方向或行方向在所述存储装置的基板中形成彼此分离的多个主动区，所述基板包括多个单元列，每一单元列均具有沿着所述列方向排列的多个存储单元，每一主动区均跨越两个相邻单元列之间的边界，且位于所述两个相邻单元列之中；以及将多个栅极结构设置在所述多个主动区，以形成所述多个读出放大器的多个晶体管，其中每一栅极结构均沿着所述行方向延伸。所述方法能够减轻布局依赖效应对装置性能的影响、改善抗噪声能力、满足高速操作的需求。的需求。的需求。


技术研发人员：陈正昌 邱志杰 林俊彦
受保护的技术使用者：英属维京群岛商烁星有限公司
技术研发日：2022.07.14
技术公布日：2023/9/23