超结沟槽栅MOSFET器件及其制备方法与流程

超结沟槽栅mosfet器件及其制备方法
技术领域
1.本技术涉及半导体器件制造技术领域，具体涉及一种超结沟槽栅mosfet器件及其制备方法。


背景技术：

2.沟槽栅mosfet器件广泛用于功率转换电路，常用于功率开关器件。沟槽栅的导通电阻(r_sp)和击穿电压(bv)是其重要的参数指标之一，获得更高的击穿电压，更低的导通电阻可以提高产品的竞争力。为了改善中高压(50v～200v)沟槽栅的导通电阻，通过离子注入实现的超结-沟槽栅概念被提了出来。
3.超结沟槽栅mosfet通常包含：原胞区和终端区，以n沟道沟槽栅为例，终端区和原胞区的p-pillar(ppl)通常均通过注入短接到p型体区，而终端的ppl短接至体区，会降低终端的bv。
4.为了提高终端区的耐压，目前常规的做法是：选择在终端区形成独立的浮空的ppl，以及在原胞区一次性形成浮空式ppl或者非浮空式ppl。但是，(1)若原胞区的ppl采用浮空式设计会直接影响到器件在ac工作状态下的电阻(增大导通电阻)；(2)若原胞区的ppl采用一次性非浮空式设计，即ppl的整体横向尺寸一致并且ppl与体区短接，这造成ppl的上表面的横向尺寸太宽，从而导致表面的ppl过多而减小电流，增加器件的电阻。


技术实现要素：

5.本技术提供了一种超结沟槽栅mosfet器件及其制备方法，可以解决目前超结沟槽栅mosfet器件bv受限于终端结构、原胞区浮空式ppl导致器件在ac工作状态下的电阻较大、原胞区非浮空式ppl导致器件电阻增大等问题中的至少一个问题。
6.一方面，本技术实施例提供了一种沟槽栅mosfet器件的制备方法，包括：
7.提供一衬底，所述衬底包含原胞区和终端区，所述衬底上形成有外延层，所述外延层中形成有多个相互间隔的沟槽，所述沟槽中形成有沟槽栅结构；
8.对所述外延层进行全局离子注入以在所述沟槽栅结构之间的外延层中形成体区；
9.对所述外延层进行选择性离子注入以在所述外延层中形成多个第一柱体，所述第一柱体不与所述体区、所述沟槽栅结构连接；
10.对所述外延层进行选择性离子注入以在所述原胞区的所述体区中形成多个第一重掺杂区；
11.形成层间介质层，所述层间介质层覆盖所述外延层；
12.刻蚀所述原胞区的所述第一柱体上方的层间介质层、第一重掺杂区和部分厚度的体区以形成第一接触孔，同时，刻蚀邻近原胞区的所述终端区的第一柱体上方的层间介质层和部分厚度的体区以形成第二接触孔；
13.对所述第一接触孔底部以及所述第二接触孔底部进行离子注入以在所述体区中形成第二重掺杂区；
14.对所述第一接触孔底部以及所述第二接触孔底部的外延层进行离子注入以形成分别连接所述第二重掺杂区与所述第一柱体的第二柱体，其中，形成所述第二柱体的离子注入能量低于形成所述第一柱体的离子注入能量；以及，
15.形成第一导电插塞和第二导电插塞，所述第一导电插塞填充所述第一接触孔，所述第二导电插塞填充所述第二接触孔。
16.可选的，在所述沟槽栅mosfet器件的制备方法中，在对所述外延层进行选择性离子注入以在所述外延层中形成多个第一柱体的过程中，离子注入能量为500kev～4000kev；离子注入剂量为5e11/cm2～2e13/cm2。
17.可选的，在所述沟槽栅mosfet器件的制备方法中，在对所述第一接触孔底部以及所述第二接触孔底部的外延层进行离子注入以形成第二柱体的过程中，离子注入能量为200kev～1000kev；离子注入剂量为5e11/cm2～2e13/cm2。
18.可选的，在所述沟槽栅mosfet器件的制备方法中，所述第一柱体的横向尺寸大于所述第二柱体的横向尺寸。
19.可选的，在所述沟槽栅mosfet器件的制备方法中，形成第一导电插塞和第二导电插塞的步骤包括：
20.形成第一金属层，所述第一金属层覆盖所述第一接触孔的侧壁和底壁、第二接触孔的侧壁和底壁；
21.形成第二金属层，所述第二金属层覆盖所述第一金属层；
22.执行热退火工艺；
23.形成第三金属层，所述第三金属层覆盖所述第二金属层并填充所述第一接触孔和所述第二接触孔的剩余空间；以及，
24.去除超出所述第一接触孔、所述第二接触孔以及所述层间介质层表面的第一金属层、第二金属层和第三金属层以在所述第一接触孔中得到所述第一导电插塞、在所述第二接触孔中得到所述第二导电插塞。
25.可选的，在所述沟槽栅mosfet器件的制备方法中，所述沟槽栅结构包括：栅介质层和多晶硅栅极，所述栅介质层覆盖所述沟槽的侧壁和底壁，所述多晶硅栅极覆盖所述栅介质层并且填充所述沟槽的剩余空间。
26.可选的，在所述沟槽栅mosfet器件的制备方法中，所述第一重掺杂区的导电类型与所述第二重掺杂区的导电类型不同。
27.另一方面，本技术实施例还提供了一种沟槽栅mosfet器件，包括：
28.衬底，所述衬底包含原胞区和终端区，所述衬底上形成有外延层，所述外延层中形成有多个相互间隔的沟槽，所述沟槽中形成有沟槽栅结构；
29.体区，所述体区位于所述沟槽栅结构之间的外延层中；
30.第一柱体，所述第一柱体位于所述外延层中，并且所述第一柱体不与所述体区、所述沟槽栅结构连接，其中，所述第一柱体通过对所述外延层进行选择性离子注入得到；
31.第一重掺杂区，所述第一重掺杂区位于所述原胞区的所述体区中；
32.层间介质层，所述层间介质层覆盖所述外延层；
33.第一接触孔和第二接触孔，所述第一接触孔位于所述原胞区的所述第一柱体上方的层间介质层、第一重掺杂区和部分厚度的体区中，所述第二接触孔位于邻近原胞区的所
述终端区的第一柱体上方的层间介质层和部分厚度的体区中；
34.第二重掺杂区，所述第二重掺杂区位于所述第一接触孔底部以及所述第二接触孔底部的所述体区中；
35.第二柱体，所述第二柱体位于所述第一接触孔底部以及所述第二接触孔底部，并且所述第二柱体分别连接所述第二重掺杂区与所述第一柱体，其中，所述第二柱体通过对第一接触孔底部以及所述第二接触孔底部的外延层进行离子注入得到，形成所述第二柱体的离子注入能量低于形成所述第一柱体的离子注入能量；以及，
36.第一导电插塞和第二导电插塞，所述第一导电插塞填充所述第一接触孔，所述第二导电插塞填充所述第二接触孔。
37.可选的，在所述沟槽栅mosfet器件中，通过对所述外延层进行选择性离子注入得到第一柱体的过程中，离子注入能量为500kev～4000kev；离子注入剂量为5e11/cm2～2e13/cm2。
38.可选的，在所述沟槽栅mosfet器件中，通过对所述第一接触孔底部以及所述第二接触孔底部的外延层进行离子注入得到第二柱体的过程中，离子注入能量为200kev～1000kev；离子注入剂量为5e11/cm2～2e13/cm2。
39.本技术技术方案，至少包括如下优点：
40.第一，本技术通过形成能量低于第一柱体的第二柱体，在原胞区得到组合式的柱体区，以及在终端区形成浮空式的第一柱体，可以实现终端区bv和原胞区(cell区)不同的bv(击穿电压)设计，实现终端区的第一柱体和体区断开，从而提高整个器件的击穿电压；
41.第二，本技术通过在原胞区形成高能量的第一柱体和低能量的第二柱体组合为柱体区(ppl)，既可以实现原胞区的组合式的柱体区与体区短接，从而降低(改善)器件在ac工作状态下的电阻，又可以减小组合式柱体区与体区接触的表面积，增加了器件的电流导电面积，降低器件电阻；
42.第三，本技术通过在形成第一接触孔和第二接触孔之后形成第二柱体，相当于借用形成第一接触孔和第二接触孔的光罩(掩模板)实现第二柱体离子注入，无需增加新的光罩，减少了光罩数量，降低了掩模板的制作周期、制作成本以及维护成本，从而降低器件制造成本，提高产品的竞争力。
附图说明
43.为了更清楚地说明本技术具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本技术的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
44.图1是本发明实施例的沟槽栅mosfet器件的制备方法的流程图；
45.图2-图10是本发明实施例的制备沟槽栅mosfet器件各工艺步骤中的半导体结构示意图；
46.其中，附图标记说明如下：
47.101-衬底，102-外延层，103-第一柱体，104-栅介质层，105-多晶硅栅极，106-体区，107-第二重掺杂区，108-第一重掺杂区，109-第一导电插塞，110-层间介质层，201-第二
柱体，301-第二导电插塞，302-第一接触孔，303-第二接触孔。
具体实施方式
48.下面将结合附图，对本技术中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本技术的一部分实施例，而不是全部的实施例。基于本技术中的实施例，本领域普通技术人员在不做出创造性劳动的前提下所获得的所有其它实施例，都属于本技术保护的范围。
49.在本技术的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本技术和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本技术的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。
50.在本技术的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电气连接；可以是直接相连，也可以通过中间媒介间接相连，还可以是两个元件内部的连通，可以是无线连接，也可以是有线连接。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本技术中的具体含义。
51.此外，下面所描述的本技术不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。
52.本技术实施例提供了一种沟槽栅mosfet器件的制备方法，参考图1，图1是本发明实施例的沟槽栅mosfet器件的制备方法的流程图，所述沟槽栅mosfet器件的制备方法包括：
53.步骤s10：提供一衬底，所述衬底包含原胞区和终端区，所述衬底上形成有外延层，所述外延层中形成有多个相互间隔的沟槽，所述沟槽中形成有沟槽栅结构；
54.步骤s20：对所述外延层进行全局离子注入以在所述沟槽栅结构之间的外延层中形成体区；
55.步骤s30：对所述外延层进行选择性离子注入以在所述外延层中形成多个第一柱体，所述第一柱体不与所述体区、所述沟槽栅结构连接；
56.步骤s40：对所述外延层进行选择性离子注入以在所述原胞区的所述体区中形成多个第一重掺杂区；
57.步骤s50：形成层间介质层，所述层间介质层覆盖所述外延层；
58.步骤s60：刻蚀所述原胞区的所述第一柱体上方的层间介质层、第一重掺杂区和部分厚度的体区以形成多个第一接触孔，同时，刻蚀邻近原胞区的所述终端区的第一柱体上方的层间介质层和部分厚度的体区以形成第二接触孔；
59.步骤s70：对所述第一接触孔底部以及所述第二接触孔底部进行离子注入以在所述体区中形成多个第二重掺杂区；
60.步骤s80：对所述第一接触孔底部以及所述第二接触孔底部的外延层进行离子注入以形成分别连接所述第二重掺杂区与所述第一柱体的第二柱体，其中，形成所述第二柱体的离子注入能量低于形成所述第一柱体的离子注入能量；
61.步骤s90：形成第一导电插塞和第二导电插塞，所述第一导电插塞填充所述第一接触孔，所述第二导电插塞填充所述第二接触孔。
62.具体的，参考图2-图10，图2-图10是本发明实施例的制备沟槽栅mosfet器件各工艺步骤中的半导体结构示意图。
63.首先，如图2所示，图2是形成有沟槽栅结构的半导体结构示意图，提供一衬底101，所述衬底101包含原胞区和终端区，所述衬底101上形成有外延层102，所述外延层102中形成有多个相互间隔的沟槽，所述沟槽中形成有沟槽栅结构。
64.其中，所述衬底101可以是n型高掺杂或者p型高掺杂。
65.本实施例以n型沟道的超结-沟槽栅为例，所以所述衬底101为高掺杂n型衬底。
66.进一步的，所述外延层102也可以称为漂移区，本实施例中，所述外延层102中的掺杂离子为n型。所述外延层102中离子的掺杂浓度为5e15atoms/cm3～1e17atoms/cm3。
67.较佳的，所述沟槽栅结构包括：栅介质层104和多晶硅栅极105，所述栅介质层104覆盖所述沟槽的侧壁和底壁，所述多晶硅栅极105覆盖所述栅介质层104并且填充所述沟槽的剩余空间。
68.然后，如图3所示，图3是形成体区之后的半导体结构示意图，对所述外延层102进行全局离子注入并经热扩散后，以在所述沟槽栅结构之间的外延层102中形成体区106。
69.在本实施例中，所述体区106为p型体区。
70.接着，如图4所示，图4是形成第一柱体之后的半导体结构示意图，对所述外延层102进行选择性离子注入以在所述外延层102中形成多个浮空式的第一柱体103，所述第一柱体103不与所述体区106连接(接触)，也不与所述沟槽栅结构连接(接触)。
71.具体的，所述第一柱体103位于所述沟槽栅结构之间的所述体区下方的外延层102中。在对所述外延层102进行选择性离子注入以在所述外延层102中形成多个第一柱体103的过程中，离子注入能量为500kev～4000kev；离子注入剂量为5e11/cm2～2e13/cm2。
72.在本实施例中，所述第一柱体103为p型第一柱体。
73.其中，所述第一柱体103用于辅助n型外延层102(漂移区)耗尽。
74.进一步的，如图5所示，图5是形成第一重掺杂区之后的半导体结构示意图，对所述外延层102进行选择性离子注入以在所述原胞区的所述体区106中形成多个第一重掺杂区108。
75.在本实施例中，所述第一重掺杂区108为n型重掺杂区。
76.接着，如图6所示，图6是形成层间介质层之后的半导体结构示意图，形成层间介质层110，所述层间介质层110覆盖所述外延层102。
77.在一些实施例中，所述层间介质层110的材质可以为二氧化硅。
78.进一步的，如图7所示，图7是形成第一接触孔和第二接触孔之后的半导体结构示意图，刻蚀所述原胞区的所述第一柱体103上方的层间介质层110、第一重掺杂区108和部分厚度的体区106以形成多个第一接触孔302，同时，刻蚀邻近原胞区的所述终端区的第一柱体103上方的层间介质层110和部分厚度的体区106以形成第二接触孔303。
79.接着，如图8所示，图8是形成第二重掺杂区之后的半导体结构示意图，对所述第一接触孔302底部以及所述第二接触孔303底部进行离子注入以在所述体区106中形成多个第二重掺杂区107。
80.优选的，所述第一重掺杂区108的导电类型与所述第二重掺杂区107的导电类型不同。
81.在本实施例中，所述第二重掺杂区107为p型重掺杂区。
82.进一步的，如图9所示，图9是形成第二柱体之后的半导体结构示意图，对所述第一接触孔302底部以及所述第二接触孔303底部的外延层102进行离子注入以形成分别连接所述第二重掺杂区107与所述第一柱体103的第二柱体201，即，所述第二柱体201的顶端与所述第二重掺杂区107相连，所述第二柱体201的底端与所述第一柱体103相连，所述第二柱体201与所述第二重掺杂区107底部的体区106存在交叠。
83.在本技术中，通过在形成第一接触孔302和第二接触孔303之后形成第二柱体201，相当于借用形成第一接触孔302和第二接触孔303的光罩(掩模板)实现第二柱体201的离子注入，无需增加新的光罩，减少了光罩数量，降低了掩模板的制作周期、制作成本以及维护成本，从而降低器件制造成本，提高产品的竞争力。
84.其中，形成所述第二柱体201的离子注入能量低于形成所述第一柱体103的离子注入能量。可见，高能量的所述第一柱体103和低能量的所述第二柱体201组合成为原胞区的非浮空ppl，而终端区的第一柱体103和体区106断开，可以提高终端区的击穿电压，从而提高器件的整体击穿电压(终端区的击穿电压小于原胞区的击穿电压，提高终端区的击穿电压等于提高整个器件的击穿电压)。
85.进一步的，本技术通过在原胞区形成高能量的第一柱体和低能量的第二柱体组合为柱体区(ppl)，第二柱体的横向尺寸小于第一柱体的横向尺寸并且所述第二柱体与体区接触，第一柱体与体区接触的面积较小，这样既可以实现原胞区的组合式的柱体区与体区短接，从而降低(改善)器件在ac工作状态下的电阻，又可以减小组合式柱体区与体区接触的表面积，增加了器件的电流导电面积，降低器件电阻。
86.具体的，在对所述第一接触孔302底部以及所述第二接触孔303底部的外延层102进行离子注入以形成第二柱体201的过程中，离子注入能量为200kev～1000kev；离子注入剂量为5e11/cm2～2e13/cm2。
87.值得注意的是，在同一次制备工艺流程(步骤s10-步骤s90)中，形成第一柱体103的离子注入能量大于(高于)形成第二柱体201的离子注入能量。
88.优选的，所述第一柱体103的横向尺寸大于所述第二柱体201的横向尺寸。
89.本技术通过形成能量低于第一柱体的第二柱体，在原胞区得到组合式的柱体区，以及在终端区形成浮空式的第一柱体，可以实现更高终端区bv和原胞区(cell区)不同的bv(击穿电压)设计，最终的达到提高器件bv的目的。
90.最后，如图10所示，图10是形成第一导电插塞和第二导电插塞之后的半导体结构示意图，形成第一导电插塞109和第二导电插塞301，所述第一导电插塞109填充所述第一接触孔302，所述第二导电插塞301填充所述第二接触孔303。
91.具体的，形成第一导电插塞109和第二导电插塞301的步骤可以包括：
92.形成第一金属层，所述第一金属层覆盖所述第一接触孔302的侧壁和底壁、第二接触孔303的侧壁和底壁；
93.形成第二金属层，所述第二金属层覆盖所述第一金属层；
94.执行热退火工艺使得第一金属层/第二金属层与外延层102合金化以及与多晶硅
栅极105合金化；
95.形成第三金属层，所述第三金属层覆盖所述第二金属层并填充所述第一接触孔和所述第二接触孔的剩余空间；以及，
96.去除超出所述第一接触孔、所述第二接触孔以及所述层间介质层表面的第一金属层、第二金属层和第三金属层以在所述第一接触孔302中得到所述第一导电插塞109、在所述第二接触孔303中得到所述第二导电插塞301。
97.在本实施例中，所述第一金属层可以为钛层；所述第二金属层可以为氮化钛层；所述第三金属层可以为钨层。
98.基于同一发明构思，本技术实施例还提供了一种沟槽栅mosfet器件，如图10所示，所述沟槽栅mosfet器件包括：
99.衬底101，所述衬底101包含原胞区和终端区，所述衬底101上形成有外延层102，所述外延层102中形成有多个相互间隔的沟槽，所述沟槽中形成有沟槽栅结构；
100.体区106，所述体区106位于所述沟槽栅结构之间的外延层102中；
101.第一柱体103，所述第一柱体103位于所述外延层102中，并且所述第一柱体103不与所述体区106、所述沟槽栅结构连接，其中，所述第一柱体103通过对所述外延层102进行选择性离子注入得到；
102.第一重掺杂区108，所述第一重掺杂区108位于所述原胞区的所述体区106中；
103.层间介质层110，所述层间介质层110覆盖所述外延层102；
104.第一接触孔302和第二接触孔303，所述第一接触孔302位于所述原胞区的所述第一柱体103上方的层间介质层110、第一重掺杂区108和部分厚度的体区106中，所述第二接触孔303位于邻近原胞区的所述终端区的一第一柱体103上方的层间介质层110和部分厚度的体区106中；
105.第二重掺杂区107，所述第二重掺杂区107位于所述第一接触孔302底部以及所述第二接触孔303底部的所述体区106中；
106.第二柱体201，所述第二柱体201位于所述第一接触孔302底部以及所述第二接触孔303底部，并且所述第二柱体201分别连接所述第二重掺杂区107与所述第一柱体103，其中，所述第二柱体201通过对第一接触孔302底部以及所述第二接触孔303底部的外延层102进行离子注入得到，形成所述第二柱体201的离子注入能量低于形成所述第一柱体103的离子注入能量；以及，
107.第一导电插塞109和第二导电插塞301，所述第一导电插塞109填充所述第一接触孔302，所述第二导电插塞301填充所述第二接触孔303。
108.其中，通过对所述外延层102进行选择性离子注入得到第一柱体103的过程中，离子注入能量为500kev～4000kev；离子注入剂量为5e11/cm2～2e13/cm2。
109.进一步的，通过对所述第一接触孔302底部以及所述第二接触孔303底部的外延层102进行离子注入得到第二柱体201的过程中，离子注入能量为200kev～1000kev；离子注入剂量为5e11/cm2～2e13/cm2。
110.显然，上述实施例仅仅是为清楚地说明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或
变动仍处于本技术创造的保护范围之中。

技术特征：
1.一种沟槽栅mosfet器件的制备方法，其特征在于，包括：提供一衬底，所述衬底包含原胞区和终端区，所述衬底上形成有外延层，所述外延层中形成有多个相互间隔的沟槽，所述沟槽中形成有沟槽栅结构；对所述外延层进行全局离子注入以在所述沟槽栅结构之间的外延层中形成体区；对所述外延层进行选择性离子注入以在所述外延层中形成多个第一柱体，所述第一柱体不与所述体区、所述沟槽栅结构连接；对所述外延层进行选择性离子注入以在所述原胞区的所述体区中形成多个第一重掺杂区；形成层间介质层，所述层间介质层覆盖所述外延层；刻蚀所述原胞区的所述第一柱体上方的层间介质层、第一重掺杂区和部分厚度的体区以形成第一接触孔，同时，刻蚀邻近原胞区的所述终端区的第一柱体上方的层间介质层和部分厚度的体区以形成第二接触孔；对所述第一接触孔底部以及所述第二接触孔底部进行离子注入以在所述体区中形成第二重掺杂区；对所述第一接触孔底部以及所述第二接触孔底部的外延层进行离子注入以形成分别连接所述第二重掺杂区与所述第一柱体的第二柱体，其中，形成所述第二柱体的离子注入能量低于形成所述第一柱体的离子注入能量；以及，形成第一导电插塞和第二导电插塞，所述第一导电插塞填充所述第一接触孔，所述第二导电插塞填充所述第二接触孔。2.根据权利要求1所述的沟槽栅mosfet器件的制备方法，其特征在于，在对所述外延层进行选择性离子注入以在所述外延层中形成多个第一柱体的过程中，离子注入能量为500kev～4000kev；离子注入剂量为5e11/cm2～2e13/cm2。3.根据权利要求1所述的沟槽栅mosfet器件的制备方法，其特征在于，在对所述第一接触孔底部以及所述第二接触孔底部的外延层进行离子注入以形成第二柱体的过程中，离子注入能量为200kev～1000kev；离子注入剂量为5e11/cm2～2e13/cm2。4.根据权利要求1所述的沟槽栅mosfet器件的制备方法，其特征在于，所述第一柱体的横向尺寸大于所述第二柱体的横向尺寸。5.根据权利要求1所述的沟槽栅mosfet器件的制备方法，其特征在于，形成第一导电插塞和第二导电插塞的步骤包括：形成第一金属层，所述第一金属层覆盖所述第一接触孔的侧壁和底壁、第二接触孔的侧壁和底壁；形成第二金属层，所述第二金属层覆盖所述第一金属层；执行热退火工艺；形成第三金属层，所述第三金属层覆盖所述第二金属层并填充所述第一接触孔和所述第二接触孔的剩余空间；以及，去除超出所述第一接触孔、所述第二接触孔以及所述层间介质层表面的第一金属层、第二金属层和第三金属层以在所述第一接触孔中得到所述第一导电插塞、在所述第二接触孔中得到所述第二导电插塞。6.根据权利要求1所述的沟槽栅mosfet器件的制备方法，其特征在于，所述沟槽栅结构
包括：栅介质层和多晶硅栅极，所述栅介质层覆盖所述沟槽的侧壁和底壁，所述多晶硅栅极覆盖所述栅介质层并且填充所述沟槽的剩余空间。7.根据权利要求1所述的沟槽栅mosfet器件的制备方法，其特征在于，所述第一重掺杂区的导电类型与所述第二重掺杂区的导电类型不同。8.一种沟槽栅mosfet器件，其特征在于，包括：衬底，所述衬底包含原胞区和终端区，所述衬底上形成有外延层，所述外延层中形成有多个相互间隔的沟槽，所述沟槽中形成有沟槽栅结构；体区，所述体区位于所述沟槽栅结构之间的外延层中；第一柱体，所述第一柱体位于所述外延层中，并且所述第一柱体不与所述体区、所述沟槽栅结构连接，其中，所述第一柱体通过对所述外延层进行选择性离子注入得到；第一重掺杂区，所述第一重掺杂区位于所述原胞区的所述体区中；层间介质层，所述层间介质层覆盖所述外延层；第一接触孔和第二接触孔，所述第一接触孔位于所述原胞区的所述第一柱体上方的层间介质层、第一重掺杂区和部分厚度的体区中，所述第二接触孔位于邻近原胞区的所述终端区的第一柱体上方的层间介质层和部分厚度的体区中；第二重掺杂区，所述第二重掺杂区位于所述第一接触孔底部以及所述第二接触孔底部的所述体区中；第二柱体，所述第二柱体位于所述第一接触孔底部以及所述第二接触孔底部，并且所述第二柱体分别连接所述第二重掺杂区与所述第一柱体，其中，所述第二柱体通过对第一接触孔底部以及所述第二接触孔底部的外延层进行离子注入得到，形成所述第二柱体的离子注入能量低于形成所述第一柱体的离子注入能量；以及，第一导电插塞和第二导电插塞，所述第一导电插塞填充所述第一接触孔，所述第二导电插塞填充所述第二接触孔。9.根据权利要求8所述的沟槽栅mosfet器件，其特征在于，通过对所述外延层进行选择性离子注入得到第一柱体的过程中，离子注入能量为500kev～4000kev；离子注入剂量为5e11/cm2～2e13/cm2。10.根据权利要求8所述的沟槽栅mosfet器件，其特征在于，通过对所述第一接触孔底部以及所述第二接触孔底部的外延层进行离子注入得到第二柱体的过程中，离子注入能量为200kev～1000kev；离子注入剂量为5e11/cm2～2e13/cm2。

技术总结
本申请提供一种沟槽栅MOSFET器件及其制备方法，其中制备方法包括：提供包含原胞区和终端区的衬底，衬底上形成有外延层，外延层中形成有沟槽栅结构；形成体区；形成第一柱体；形成第一重掺杂区；形成层间介质层；形成第一接触孔和第二接触孔；形成第二重掺杂区；形成连接第一柱体以及离子能量低于第一柱体的第二柱体；形成第一导电插塞和第二导电插塞。本申请通过借用形成第一接触孔和第二接触孔的光罩实现第二柱体离子注入，无需增加新光罩，降低器件制造成本。进一步的，本申请通过形成组合式高能量第一柱体+低能量第二柱体，可以实现原胞区柱体与体区短接避免原胞区柱体浮空，同时实现终端区柱体区浮空提高终端区的耐压。同时实现终端区柱体区浮空提高终端区的耐压。同时实现终端区柱体区浮空提高终端区的耐压。


技术研发人员：许昭昭
受保护的技术使用者：华虹半导体（无锡）有限公司
技术研发日：2023.06.30
技术公布日：2023/9/22