一种半导体器件及其制造方法

1.本发明涉及半导体技术领域，尤其涉及一种半导体器件及其制造方法。


背景技术：

2.环栅晶体管包括的栅堆叠不仅形成在沟道的顶部和侧壁上，还形成在沟道的底部，因此相对于平面晶体管和鳍式场效应晶体管，环栅晶体管具有较高的栅控能力等优势。并且，在cmos器件中，nmos环栅晶体管通常采用应变硅、较低锗含量的锗硅或
ⅲ‑ⅴ
族材料制造沟道，以及采用锗硅等高迁移率沟道材料制造pmos环栅晶体管包括的沟道，以降低nmos环栅晶体管和pmos环栅晶体管对应的载流子迁移率之间的差值，使得上述两类晶体管同时具有良好的导电性能。
3.但是，难以采用现有的制造方法实现对上述具有不同沟道材料的nmos环栅晶体管和pmos环栅晶体管的制造，不利于提升cmos器件的工作性能。


技术实现要素：

4.本发明的目的在于提供一种半导体器件及其制造方法，用于实现具有不同沟道材料的nmos环栅晶体管和pmos环栅晶体管的制造，利于提升cmos器件的工作性能。
5.为了实现上述目的，第一方面，本发明提供了一种半导体器件，该半导体器件包括：间隔分布的n型环栅晶体管和p型环栅晶体管。上述n型环栅晶体管包括的有源结构和p型环栅晶体管包括的有源结构均具有源区、漏区、以及位于源区和漏区之间的至少一层纳米结构。并且，p型环栅晶体管包括的至少一层纳米结构被p型环栅晶体管包括的栅堆叠结构覆盖的部分为沟道部，p型环栅晶体管包括的至少一层纳米结构被p型环栅晶体管包括的栅极侧墙覆盖的部分为连接部。沟道部内的锗含量分别大于连接部内的锗含量、以及n型环栅晶体管包括的至少一层纳米结构内的锗含量。
6.采用上述技术方案的情况下，p型环栅晶体管包括的至少一层纳米结构位于p型环栅晶体管包括的源区和漏区之间。并且，p型环栅晶体管包括的至少一层纳米结构被p型环栅晶体管包括的栅堆叠结构覆盖的部分为沟道部，以及p型环栅晶体管包括的至少一层纳米结构被p型环栅晶体管包括的栅极侧墙覆盖的部分为连接部。同时，上述沟道部内的锗含量大于n型环栅晶体管包括的至少一层纳米结构内的锗含量。基于此，因与硅材料等n型环栅晶体管包括的纳米结构常采用的半导体材料相比，锗硅或锗等含锗半导体材料具有更高的载流子迁移率，故在p型环栅晶体管包括的沟道部内的锗含量大于n型环栅晶体管包括的至少一层纳米结构内的锗含量的情况下，利于使得器件类型同为环栅晶体管的n型环栅晶体管的沟道载流子迁移率优于p型环栅晶体管的沟道载流子迁移率，也可以通过上述锗含量较高的高迁移率沟道材料制造pmos晶体管的沟道的方式，降低二者对应的载流子迁移率之间的差值，同时也可以防止n型环栅晶体管包括的纳米结构含有锗或含较高含量的锗而出现界面态较差、源漏接触电阻高等问题，使得n型环栅晶体管和p型环栅晶体管同时具有良好的导电性能。
7.另外，与锗含量较高的半导体材料相比，硅等锗含量较低的半导体材料的禁带宽度较大，即硅等锗含量较低的半导体材料对载流子的束缚能力更强。基于此，p型环栅晶体管包括的沟道部内的锗含量大于连接部内的锗含量，此时在p型环栅晶体管包括的锗含量较高的沟道部分别与源区和漏区之间设置锗含量较低的连接部，该连接部的存在可以提高沟道部分别与源区和漏区之间的载流子束缚能力，从而降低漏电，进一步改善p型环栅晶体管的电学性能。
8.第二方面，本发明还提供了一种半导体器件的制造方法，该半导体器件的制造方法包括：首先，在半导体基底上形成间隔分布的第一预形成结构和第二预形成结构。第一预形成结构和第二预形成结构均包括至少一层悬空沟道层、以及横跨在至少一层悬空沟道层沿长度方向的两侧边缘区域上的栅极侧墙。第二预形成结构还包括仅位于每层悬空沟道层沿厚度方向两侧的含锗半导体层。含锗半导体层内的锗含量大于悬空沟道层内的锗含量。接下来，在第一掩膜层和第二预形成结构包括的栅极侧墙的掩膜作用下，对第二预形成结构包括的含锗半导体层和至少一层悬空沟道层暴露在外的部分进行浓缩氧化处理。第一掩膜层覆盖在第一预形成结构上。接下来，基于第一预形成结构形成n型环栅晶体管、以及基于经浓缩氧化处理后的第二预形成结构形成p型环栅晶体管。其中，n型环栅晶体管和p型环栅晶体管间隔分布。n型环栅晶体管包括的有源结构和p型环栅晶体管包括的有源结构均具有源区、漏区、以及位于源区和漏区之间的至少一层纳米结构。p型环栅晶体管包括的至少一层纳米结构被p型环栅晶体管包括的栅堆叠结构覆盖的部分为沟道部，p型环栅晶体管包括的至少一层纳米结构被p型环栅晶体管包括的栅极侧墙覆盖的部分为连接部。沟道部内的锗含量分别大于连接部内的锗含量、以及n型环栅晶体管包括的至少一层纳米结构内的锗含量。
9.本发明中第二方面及其各种实现方式的有益效果，可以参考第一方面及其各种实现方式中的有益效果分析，此处不再赘述。
附图说明
10.此处所说明的附图用来提供对本发明的进一步理解，构成本发明的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
11.图1中的(1)和(2)部分分别为本发明实施例提供的半导体器件在制造过程中的结构示意图一和示意图二；
12.图2中的(1)和(2)部分分别为本发明实施例提供的半导体器件在制造过程中的结构示意图三和示意图四；
13.图3中的(1)和(2)部分分别为本发明实施例提供的半导体器件在制造过程中的结构示意图五和示意图六；
14.图4中的(1)和(2)部分分别为本发明实施例提供的半导体器件在制造过程中的结构示意图七和示意图八；
15.图5中的(1)和(2)部分分别为本发明实施例提供的半导体器件在制造过程中的结构示意图九和示意图十；
16.图6中的(1)和(2)部分分别为本发明实施例提供的半导体器件在制造过程中的结构示意图十一和示意图十二；
17.图7中的(1)和(2)部分分别为本发明实施例提供的半导体器件在制造过程中的结构示意图十三和示意图十四；
18.图8中的(1)和(2)部分分别为本发明实施例提供的半导体器件在制造过程中的结构示意图十五和示意图十六；
19.图9中的(1)和(2)部分分别为本发明实施例提供的半导体器件在制造过程中的结构示意图十七和示意图十八；
20.图10为本发明实施例提供的半导体器件在制造过程中的结构示意图十九；
21.图11为本发明实施例提供的半导体器件在制造过程中的结构示意图二十；
22.图12为本发明实施例提供的半导体器件在制造过程中的结构示意图二十一；
23.图13为本发明实施例提供的半导体器件在制造过程中的结构示意图二十二；
24.图14为本发明实施例提供的半导体器件在制造过程中的结构示意图二十三；
25.图15为本发明实施例提供的半导体器件在制造过程中的结构示意图二十四；
26.图16为本发明实施例提供的半导体器件在制造过程中的结构示意图二十五；
27.图17为本发明实施例提供的半导体器件在制造过程中的结构示意图二十六；
28.图18为本发明实施例提供的半导体器件在制造过程中的结构示意图二十七；
29.图19为本发明实施例提供的半导体器件在制造过程中的结构示意图二十八；
30.图20为本发明实施例提供的半导体器件在制造过程中的结构示意图二十九；
31.图21中的(1)和(2)部分分别为本发明实施例提供的半导体器件在制造过程中的结构示意图三十和示意图三十一；
32.图22中的(1)和(2)部分分别为本发明实施例提供的半导体器件在制造过程中的结构示意图三十二和示意图三十三。
33.附图标记：11为半导体基底，12为第一鳍状结构，13为第二鳍状结构，14为叠层，15为牺牲层，16为第一半导体材料层，17为第二半导体材料层，18为含锗半导体材料层，19为半导体隔离层，20为浅槽隔离结构，21为牺牲栅，22为栅极侧墙，23为凹口，24为内侧墙，25为源区，26为漏区，27为介质隔离层，28为层间介质层，29为第二掩膜层，30为悬空沟道层，31为含锗半导体层，32为第一预形成结构，33为第二预形成结构，34为第一掩膜层，35为纳米结构，36为沟道部，37为连接部，38为栅堆叠结构。
具体实施方式
34.以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
35.在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
36.在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向
中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。为了使本发明所要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
37.此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。“若干”的含义是一个或一个以上，除非另有明确具体的限定。
38.在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
39.环栅晶体管包括的栅堆叠不仅形成在沟道的顶部和侧壁上，还形成在沟道的底部，因此相对于平面晶体管和鳍式场效应晶体管，环栅晶体管具有较高的栅控能力等优势。基于此，当cmos器件包括的nmos晶体管和pmos晶体管均采用环栅晶体管时可以提高该cmos器件的工作性能。
40.而在环栅晶体管包括的沟道的晶向通常为[100]晶向。此时，环栅晶体管包括的沟道利于传输电子，而不利于传输空穴。基于此，因nmos晶体管的沟道载流子为电子、pmos晶体管的沟道载流子为空穴，故将包括[100]晶向沟道的环栅晶体管应用至上述cmos器件的情况下，上述环栅晶体管仅利于提升nmos晶体管的电子迁移率，而不利于提升pmos晶体管的空穴迁移率，从而导致应用结构为上述环栅晶体管的cmos器件的工作性能不佳。在上述内容的基础上，因锗硅等高迁移率沟道材料具有更高的载流子迁移率，故在pmos晶体管包括的沟道具有至少一层纳米结构的情况下，可以由锗硅等高迁移率沟道材料制造该pmos晶体管包括的沟道，以提高pmos晶体管的空穴迁移率。而当采用上述高迁移率材料制造nmos晶体管中的导电沟道时，则存在界面态较差、源漏接触电阻高等问题。因此，锗硅或锗高迁移率材料一般作为pmos晶体管的沟道，而nmos晶体管采用应变硅、较低锗含量的锗硅或
ⅲ‑ⅴ
族材料制造沟道。基于此，即使cmos器件包括的nmos晶体管和pmos晶体管的器件结构均为上述环栅晶体管时，使得nmos晶体管的沟道载流子迁移率优于pmos晶体管的沟道载流子迁移率，也可以通过上述高迁移率沟道材料制造pmos晶体管的沟道的方式，降低二者对应的载流子迁移率之间的差值，使得上述两类晶体管同时具有良好的导电性能。
[0041]
但是，在实际的制造过程中，通过nmos晶体管的沟道材料与pmos晶体管的沟道材料互为沟道层和牺牲层的方式制造上述cmos器件时，则会在释放pmos晶体管包括的沟道时出现去除硅牺牲层的过程中，对锗硅材料的pmos晶体管包括的沟道的选择比较低，导致pmos晶体管包括的沟道的形成质量较差。另外，还会出现nmos晶体管和pmos晶体管中一者的沟道较厚，并且具有较厚沟道的晶体管的栅堆叠难以填充在相邻纳米结构之间的区域、以及纳米结构与半导体基底之间的区域内，从而影响该晶体管的工作性能。由此可见，难以采用现有的制造方法实现对具有不同沟道材料的nmos晶体管和pmos晶体管的制造。
[0042]
为了解决上述技术问题，本发明实施例提供了一种半导体器件及其制造方法。其
中，在本发明实施例提供的半导体器件中，p型环栅晶体管包括的沟道部内的锗含量大于n型环栅晶体管包括的至少一层纳米结构内的锗含量，使得n型环栅晶体管和p型环栅晶体管同时具有良好的导电性能。并且，p型环栅晶体管包括的沟道部内的锗含量大于连接部内的锗含量，以降低漏电。
[0043]
如图20至图22中的(1)和(2)部分所示，本发明实施例提供的半导体器件包括：间隔分布的n型环栅晶体管和p型环栅晶体管。上述n型环栅晶体管包括的有源结构和p型环栅晶体管包括的有源结构均具有源区25、漏区26、以及位于源区25和漏区26之间的至少一层纳米结构35。并且，如图22中的(1)和(2)部分所示，p型环栅晶体管包括的至少一层纳米结构35被p型环栅晶体管包括的栅堆叠结构38覆盖的部分为沟道部36，p型环栅晶体管包括的至少一层纳米结构35被p型环栅晶体管包括的栅极侧墙22覆盖的部分为连接部37。如图20至图22中的(1)和(2)部分所示，沟道部36内的锗含量分别大于连接部37内的锗含量、以及n型环栅晶体管包括的至少一层纳米结构35内的锗含量。
[0044]
具体来说，在实际的应用过程中，如图20至图22中的(1)和(2)部分所示，上述半导体器件还可以包括半导体基底11。如图20所示，n型环栅晶体管和p型环栅晶体管可以沿平行于半导体基底11的表面方向间隔分布在半导体基底11上。或者，如图22中的(2)部分所示，n型环栅晶体管和p型环栅晶体管也可以沿半导体基底11的厚度方向间隔分布在半导体基底11上。
[0045]
其中，上述半导体基底可以为硅衬底、锗硅衬底、锗衬底或绝缘体上硅等其上未形成有任何结构的半导体衬底。
[0046]
或者，半导体基底还可以为其上形成有一些结构的半导体衬底。具体的，半导体衬底上形成的结构可以根据实际应用场景确定，此处不做具体限定。例如：在将本发明实施例提供的半导体器件应用至集成电路中第二层或更高层的半导体器件时，该半导体基底包括半导体衬底、位于本发明实施例提供的半导体器件下方的至少一层半导体器件、以及将不同层半导体器件隔离开的层间介质层等结构。
[0047]
另外，需要说明的是，在n型环栅晶体管和p型环栅晶体管沿半导体基底的厚度方向间隔分布在半导体基底上时，n型环栅晶体管和p型环栅晶体管组成cfet器件。其中，cfet器件中，可以是n型环栅晶体管位于p型环栅晶体管的下方；或者，如图22中的(2)部分所示，也可以是p型环栅晶体管位于n型环栅晶体管的下方。其次，半导体器件还可以包括位于n型环栅晶体管和p型环栅晶体管之间的介质隔离层27，该介质隔离层27位于n型环栅晶体管包括的源区25和漏区26分别与p型环栅晶体管包括的源区25和漏区26之间。该介质隔离层27的材料可以为氧化硅、氮化硅、氮氧化硅等绝缘材料。本发明实施例对介质隔离层27的厚度不做具体限定。
[0048]
对于上述n型环栅晶体管和p型环栅晶体管来说，从结构方面来讲，n型环栅晶体管和p型环栅晶体管可以均包括有源结构、栅堆叠结构和栅极侧墙。其中，n型环栅晶体管包括的栅极侧墙至少形成在n型环栅晶体管包括的栅堆叠结构沿长度方向的两侧，n型环栅晶体管包括的栅堆叠结构环绕在n型环栅晶体管包括的每层纳米结构的外周，并且n型环栅晶体管包括的栅极侧墙横跨在n型环栅晶体管包括的纳米结构沿长度方向的两侧边缘区域上。具体的，n型环栅晶体管包括的栅堆叠结构包括至少环绕在n型环栅晶体管包括的每层纳米结构外周的栅介质层、以及位于栅介质层上的栅极。n型环栅晶体管包括的纳米结构被n型
环栅晶体管包括的栅极侧墙覆盖的部分与n型环栅晶体管包括的纳米结构被n型环栅晶体管包括的栅堆叠结构覆盖的部分一体成型、且材料相同或大致相同。
[0049]
至于p型环栅晶体管，如图22中的(1)部分所示，p型环栅晶体管包括的栅极侧墙22至少形成在p型环栅晶体管包括的栅堆叠结构38沿长度方向的两侧，p型环栅晶体管包括的栅堆叠结构38环绕在p型环栅晶体管包括的每层纳米结构35包括的沟道部36的外周，并且p型环栅晶体管包括的栅极侧墙22横跨在p型环栅晶体管包括的纳米结构35包括的连接部37上。具体的，p型环栅晶体管包括的栅堆叠结构38包括至少环绕在p型环栅晶体管包括的每层纳米结构35外周的栅介质层、以及位于栅介质层上的栅极。
[0050]
从材料方面来讲，n型环栅晶体管和p型环栅晶体管包括的源区和漏区的材料可以为硅、锗硅或锗等半导体材料。n型环栅晶体管和p型环栅晶体管包括的栅极侧墙的材料可以为氧化硅、氮化硅或氮氧化硅等绝缘材料。n型环栅晶体管和p型环栅晶体管包括的栅介质层的材料可以为hfo2、zro2、tio2或al2o3等介电常数较高的材料。n型环栅晶体管和p型环栅晶体管包括的栅极的材料可以为tin、tan或tisin等导电材料。
[0051]
至于n型环栅晶体管包括的纳米结构的材料、以及p型环栅晶体管包括的纳米结构中沟道部和连接部的材料，可以根据实际应用场景确定，只要能够使得p型环栅晶体管包括的沟道部内的锗含量分别大于连接部内的锗含量、以及n型环栅晶体管包括的至少一层纳米结构内的锗含量均可。
[0052]
示例性的，上述沟道部内的锗含量可以大于等于10％、且小于等于60％。例如：沟道部内的锗含量可以为10％、20％、30％、40％、50％或60％等。在此情况下，沟道部内的锗含量在上述范围内，可以防止因沟道部内的锗含量较小而对p型环栅晶体管包括的纳米结构的载流子迁移率的提升程度也较小，确保半导体器件中n型环栅晶体管和p型环栅晶体管包括的纳米结构的载流子迁移率的差值较小。同时，在实际制造过程中，是采用浓缩氧化处理的方式使得p型环栅晶体管包括的沟道部内锗含量大于连接部内锗含量。基于此，沟道部内的锗含量在上述范围内，可以防止因沟道部内的锗含量较大而导致p型环栅晶体管包括的纳米结构的制造难度也较大，利于获得半导体器件。
[0053]
具体的，沟道部的材料可以为任一种含有锗的半导体材料。例如：上述沟道部的材料可以为锗硅、硅锗镓或硅锗铟等。
[0054]
对于n型环栅晶体管包括的至少一层纳米结构和p型环栅晶体管包括的连接部，二者中的至少一者的材料内锗的含量可以为0。此时，n型环栅晶体管包括的至少一层纳米结构和/或p型环栅晶体管包括的连接部的材料可以为硅、碳化硅、碳硅砷或碳硅锑等半导体材料。
[0055]
或者，上述p型环栅晶体管包括的连接部和/或n型环栅晶体管包括的至少一层纳米结构的材料也可以为锗含量较低的半导体材料。该锗含量较低的半导体材料内锗的具体含量可以根据p型环栅晶体管包括的沟道部内的锗含量确定，只要能够应用至本发明实施例提供的半导体器件中均可。上述锗含量较低的半导体材料的种类可以为锗硅、硅锗镓或硅锗铟等。
[0056]
例如：n型环栅晶体管包括的至少一层纳米结构和/或连接部的材料为锗硅，且锗硅内的锗含量小于10％。
[0057]
需要说明的是，如图20、以及图22中的(1)部分所示，在n型环栅晶体管和p型环栅
晶体管沿平行于半导体基底11表面的方向间隔分布时，n型环栅晶体管包括的纳米结构35的材料、以及p型环栅晶体管包括的连接部37和沟道部36的材料中除了锗元素之外的其它元素的种类相同。此时，如图1至图9中的(1)部分、以及图10至图20所示，可以基于相同的悬空沟道层30制造n型环栅晶体管和p型环栅晶体管包括的纳米结构35，简化半导体器件的制造流程的同时，降低半导体器件的制造难度。
[0058]
如图22中的(2)部分所示，在n型环栅晶体管和p型环栅晶体管沿平行于半导体基底11厚度方向间隔分布时，除了锗元素之外，n型环栅晶体管包括的纳米结构35的材料可以与p型环栅晶体管包括的纳米结构35存在至少部分元素种类不同。例如：n型环栅晶体管包括的纳米结构35的材料可以为碳化硅，p型环栅晶体管包括的沟道部36的材料为锗硅，连接部37的材料为硅。或者，n型环栅晶体管包括的纳米结构35的材料、以及p型环栅晶体管包括的连接部37和沟道部36的材料中除了锗元素之外的其它元素的种类相同。例如：n型环栅晶体管包括的纳米结构35的材料为硅，p型环栅晶体管包括的沟道部36的材料为锗硅，连接部37的材料为硅。
[0059]
由上述内容可知，如图22中的(1)和(2)部分所示，p型环栅晶体管包括的至少一层纳米结构35位于p型环栅晶体管包括的源区25和漏区26之间。并且，p型环栅晶体管包括的至少一层纳米结构35被p型环栅晶体管包括的栅堆叠结构38覆盖的部分为沟道部36，以及p型环栅晶体管包括的至少一层纳米结构35被p型环栅晶体管包括的栅极侧墙22覆盖的部分为连接部37。同时，上述沟道部36内的锗含量大于n型环栅晶体管包括的至少一层纳米结构35内的锗含量。基于此，因与硅材料相比，锗硅或锗等含锗半导体材料具有更高的载流子迁移率，故在p型环栅晶体管包括的沟道部36内的锗含量大于n型环栅晶体管包括的至少一层纳米结构35内的锗含量的情况下，使得器件类型同为环栅晶体管的n型环栅晶体管的沟道载流子迁移率优于p型环栅晶体管的沟道载流子迁移率，也可以通过上述锗含量较高的高迁移率沟道材料制造pmos晶体管的沟道的方式，降低二者对应的载流子迁移率之间的差值，同时也可以防止n型环栅晶体管包括的纳米结构35含有锗或含较高含量的锗而出现界面态较差、源漏接触电阻高等问题，使得n型环栅晶体管和p型环栅晶体管同时具有良好的导电性能。另外，与锗含量较高的半导体材料相比，硅等锗含量较低的半导体材料的禁带宽度较大，即硅等锗含量较低的半导体材料对载流子的束缚能力更强。基于此，p型环栅晶体管包括的沟道部36内的锗含量大于连接部37内的锗含量，此时在p型环栅晶体管包括的锗含量较高的沟道部36分别与源区25和漏区26之间设置锗含量较低的连接部37，该连接部37的存在可以提高沟道部36分别与源区25和漏区26之间的载流子束缚能力，从而降低漏电，进一步改善p型环栅晶体管的电学性能。
[0060]
在一种示例中，如图22中的(1)和(2)部分所示，上述p型环栅晶体管包括位于源区25与栅堆叠结构38之间、以及位于漏区26与栅堆叠结构38之间的内侧墙24。其中，p型环栅晶体管包括的内侧墙24沿栅堆叠结构38的厚度方向的各部分的长度均相同，p型环栅晶体管包括的内侧墙24的长度方向平行于栅堆叠结构38的长度方向。或者，如图22中的(1)和(2)部分所示，p型环栅晶体管包括的内侧墙24沿栅堆叠结构38的厚度方向的部分区域的长度大于其余区域的长度，p型环栅晶体管包括的内侧墙24的长度方向平行于栅堆叠结构38的长度方向。
[0061]
具体的，在实际的制造过程中，如图5和图6中的(1)和(2)部分所示，在对含锗半导
体材料层18和牺牲层15的边缘区域进行刻蚀，形成凹口23时，若刻蚀剂对牺牲层15的刻蚀速率大于其对含锗半导体材料层18的刻蚀速率，则p型环栅晶体管包括的内侧墙24沿栅堆叠结构38的厚度方向的部分区域的长度大于其余区域的长度。并且，内侧墙24向靠近栅堆叠结构38方向凸出的部分对应刻蚀部分牺牲层15释放的区域。而若刻蚀剂对牺牲层15和含锗半导体材料层18的刻蚀速率大致相同，则p型环栅晶体管包括的内侧墙24沿栅堆叠结构的厚度方向的各部分的长度均相同。
[0062]
其中，p型环栅晶体管包括的内侧墙沿栅堆叠结构的厚度方向各部分区域的长度可以根据牺牲层和含锗半导体材料、以及实际制造过程确定，此处不做具体限定。
[0063]
值得注意的是，在p型环栅晶体管包括的栅堆叠结构的长度固定时，内侧墙沿栅堆叠结构的厚度方向的部分区域朝向靠近栅堆叠结构的方向凸出，可以增大内侧墙凸出部分两侧源区与栅堆叠结构、以及漏区与栅堆叠结构的间距，进而可以减小源区与栅堆叠结构之间、以及漏区与栅堆叠结构之间的寄生电容，进一步提高p型环栅晶体管的工作性能。
[0064]
在一种示例中，如图22中的(2)部分所示，上述n型环栅晶体管包括位于源区25与栅堆叠结构38之间、以及位于漏区26与栅堆叠结构38之间的内侧墙24。其中，n型环栅晶体管包括的内侧墙24沿栅堆叠结构38的厚度方向的各部分的长度均相同，n型环栅晶体管包括的内侧墙24的长度方向平行于栅堆叠结构38的长度方向。或者，如图22中的(2)部分所示，n型环栅晶体管包括的内侧墙24沿栅堆叠结构38的厚度方向的部分区域的长度大于其余区域的长度，n型环栅晶体管包括的内侧墙24的长度方向平行于栅堆叠结构38的长度方向。
[0065]
具体的，当n型环栅晶体管和p型环栅晶体管沿平行于半导体基底表面的方向间隔分布时，n型环栅晶体管包括的内侧墙的具体情况可以参考前文所述的p型环栅晶体管包括的内侧墙的具体情况。
[0066]
而如图22中的(2)部分所示，当n型环栅晶体管和p型环栅晶体管沿平行于半导体基底11厚度方向间隔分布时，若制造n型环栅晶体管包括的纳米结构35时，仅在半导体基底11与用于制造纳米结构35的底层膜层之间、以及相邻用于制造纳米结构35的膜层之间仅具有牺牲层15，n型环栅晶体管包括的内侧墙24沿栅堆叠结构38的厚度方向的各部分长度相同。若制造n型环栅晶体管包括的纳米结构时，在半导体基底与用于制造纳米结构的底层膜层之间、以及相邻用于制造纳米结构的膜层之间不仅具有牺牲层还具有含锗半导体材料层，则n型环栅晶体管包括的内侧墙的具体情况与p型环栅晶体管包括的内侧墙的具体情况大致相同。
[0067]
在一些情况下，本发明实施例提供的半导体器件还可以包括浅槽隔离结构和层间介质层。如图3中的(1)和(2)部分所示，浅槽隔离结构20形成在半导体基底11具有的隔离区域上，以将半导体基底11具有的不同有源区隔离开，防止漏电。如图22中的(1)部分所示，当n型环栅晶体管和p型环栅晶体管沿平行于半导体基底11表面的方向间隔分布时，层间介质层28覆盖在n型环栅晶体管、p型环栅晶体管和半导体基底11上，层间介质层28的顶部分别与n型环栅晶体管和p型环栅晶体管包括的栅堆叠结构38的顶部平齐。如图22中的(2)部分所示，当n型环栅晶体管和p型环栅晶体管沿平行于半导体基底11厚度方向间隔分布时，层间介质层28覆盖在半导体基底11上、以及n型环栅晶体管和p型环栅晶体管中位于上方的一者。并且层间介质层28的顶部与n型环栅晶体管和p型环栅晶体管中位于上方的一者包括的
栅堆叠结构38的顶部平齐。上述浅槽隔离结构20和层间介质层28的材料可以为氧化硅、氮化硅或氮氧化硅等。
[0068]
第二方面，本发明实施例提供了一种半导体器件的制造方法。下文将根据图1至图22中的(1)和(2)部分示出的操作的立体图或剖视图，对制造过程进行描述。具体的，该半导体器件的制造方法包括以下步骤：
[0069]
首先，如图18所示，在半导体基底11上形成间隔分布的第一预形成结构32和第二预形成结构33。第一预形成结构32和第二预形成结构33均包括至少一层悬空沟道层30、以及横跨在至少一层悬空沟道层30沿长度方向的两侧边缘区域上的栅极侧墙22。第二预形成结构33还包括仅位于每层悬空沟道层30沿厚度方向两侧的含锗半导体层31。含锗半导体层31内的锗含量大于悬空沟道层30内的锗含量。
[0070]
具体来说，上述第一预形成结构包括的悬空沟道层用于制造n型环栅晶体管包括的纳米结构，因此可以根据n型环栅晶体管包括的纳米结构的层数、材料和尺寸确定第一预形成结构包括的悬空沟道层的层数、材料和尺寸。另外，第二预形成结构包括的悬空沟道层用于制造p型环栅晶体管包括的纳米结构。其中，第二预形成结构包括的悬空沟道层位于栅极侧墙下方的部分用于制造p型环栅晶体管包括的纳米结构中的连接部，而第二预形成结构包括的悬空沟道层的其余部分用于制造p型环栅晶体管包括的纳米结构中的沟道部。基于此，可以根据n型环栅晶体管包括的纳米结构的层数和尺寸、以及连接部的材料分别确定第一预形成结构包括的悬空沟道层的层数、尺寸和材料。例如：当除了锗元素之外，n型环栅晶体管包括的纳米结构和p型环栅晶体管包括的纳米结构中的其余元素全部相同时，第一预形成结构和第二预形成结构包括的至少一层悬空沟道层的材料可以相同。
[0071]
另外，后续会在第一掩膜层的掩膜作用下，对第二预形成结构包括的含锗半导体层和至少一层悬空沟道层暴露在外的部分进行浓缩氧化处理。浓缩氧化处理过程中，含锗半导体层内的锗会向内扩散至第二预形成结构包括的悬空沟道层暴露在栅极侧墙之外的部分内。并且，经浓缩氧化处理后，第二预形成结构包括的悬空沟道层的剩余部分形成p型环栅晶体管包括的纳米结构。基于此，可以根据p型环栅晶体管包括的纳米结构中的沟道部内的锗含量确定含锗半导体层内的锗含量和厚度，此处不做具体限定。
[0072]
其次，在实际的制造过程中，半导体器件中n型环栅晶体管和p型环栅晶体管的相对分布位置不同时，用于制造n型环栅晶体管的第一预形成结构和用于制造p型环栅晶体管包括的第二预形成结构的相对分布位置也不相同。
[0073]
具体的，当n型环栅晶体管和p型环栅晶体管沿平行于半导体基底表面的方向间隔分布时，如图18所示，第一预形成结构32和第二预形成结构33也沿平行于半导体基底11表面的方向间隔分布。而n型环栅晶体管和p型环栅晶体管沿平行于半导体基底的厚度方向间隔分布时，第一预形成结构和第二预形成结构也沿平行于半导体基底的厚度方向间隔分布。
[0074]
此外，上述第一预形成结构可以仅包括悬空沟道层和栅极侧墙，以及第二预形成结构可以仅包括悬空沟道层、含锗半导体层和栅极侧墙。或者，上述第一预形成结构和第二预形成结构还均包括分别位于至少一层悬空沟道层沿长度方向两侧的源区和漏区。
[0075]
示例性的，上述在半导体基底上形成间隔分布的第一预形成结构和第二预形成结构可以包括以下步骤：
[0076]
如图3中的(1)和(2)部分所示，在半导体基底11上至少形成间隔分布的第一鳍状结构12和第二鳍状结构13。第一鳍状结构12和第二鳍状结构13均包括至少一层叠层14。每层叠层14包括牺牲层15、以及位于牺牲层15上的第一半导体材料层16。第二鳍状结构13包括的第一半导体层材料层包括第二半导体材料层17、以及位于第二半导体材料层17沿厚度方向两侧的含锗半导体材料层18。
[0077]
在实际的制造过程中，半导体器件中n型环栅晶体管和p型环栅晶体管的相对分布位置不同时，用于制造n型环栅晶体管的第一鳍状结构和用于制造p型环栅晶体管包括的第二鳍状结构的结构也可能不相同。
[0078]
具体的，当n型环栅晶体管和p型环栅晶体管沿平行于半导体基底表面的方向间隔分布时，如图3中的(1)部分所示，第一鳍状结构12和第二鳍状结构13的结构相同。第一鳍状结构12包括的第一半导体层材料层也包括第二半导体材料层17、以及位于第二半导体材料层17沿厚度方向两侧的含锗半导体材料层18。
[0079]
示例性的，当n型环栅晶体管和p型环栅晶体管沿平行于半导体基底11表面的方向间隔分布时，如图1中的(1)部分所示，可以采用外延等工艺形成层叠设置在半导体基底11上、且分别用于制造牺牲层、第二半导体材料层和含锗半导体材料层的膜层。接着，如图2中的(1)部分所示，可以采用光刻和刻蚀等工艺对用于制造牺牲层、第二半导体材料层和含锗半导体材料层的膜层、以及部分半导体基底11进行图案化处理，以在半导体基底11上形成第一鳍部和第二鳍部。接下来，如图3中的(1)部分所示，可以采用沉积和刻蚀等工艺，在半导体基底11上形成浅槽隔离结构20。该浅槽隔离结构20的顶部小于底层牺牲层15的底部高度。第一鳍部和第二鳍部暴露在浅槽隔离结构20之外的部分分别为第一鳍状结构12和第二鳍状结构13。
[0080]
而当n型环栅晶体管和p型环栅晶体管沿平行于半导体基底的厚度方向间隔分布时，第一鳍状结构和第二鳍状结构的结构可以相同。或者，如图3中的(2)部分所示，第一鳍状结构12包括的第一半导体层材料层各部分的材料相同，其不包括含锗半导体材料层18。在此情况下，在释放n型环栅晶体管包括的纳米结构35时，无须去除第二鳍状结构13包括的含锗半导体材料层18，简化n型环栅晶体管的制造过程，提高n型环栅晶体管的制造效率。
[0081]
其次，当n型环栅晶体管和p型环栅晶体管沿平行于半导体基底的厚度方向间隔分布时，如图3中的(2)部分所示，上述在半导体基底11上至少形成间隔分布的第一鳍状结构12和第二鳍状结构13包括步骤：在半导体基底11上至少形成间隔分布的第一鳍状结构12和第二鳍状结构13、以及位于第一鳍状结构12和第二鳍状结构13之间的半导体隔离层19。
[0082]
示例性的，以第一鳍状结构包括的第一半导体材料层不包括含锗半导体材料、且为例p型环栅晶体管位于n型环栅晶体管下方为例进行说明：如图1中的(2)部分所示，可以采用外延等工艺形成层叠设置在半导体基底11上、且分别用于制造第二鳍状结构包括的牺牲层、第二半导体材料层和含锗半导体材料层的膜层；并在当前位于顶层的用于含锗半导体材料层的膜层上依次形成用于制造半导体隔离层的膜层、以及在用于制造第一鳍状结构包括的牺牲层和第一半导体材料层的膜层。接着，如图2中的(2)部分所示，可以采用光刻和刻蚀等工艺对用于制造牺牲层、第二半导体材料层、含锗半导体材料层和半导体隔离层的膜层、以及部分半导体基底11进行图案化处理，以沿半导体基底11的厚度方向，在半导体基底11上形成鳍部。接下来，如图3中的(1)部分所示，可以采用沉积和刻蚀等工艺，在半导体
基底11上形成浅槽隔离结构20。该浅槽隔离结构20的顶部小于底层牺牲层15的底部高度。鳍部暴露在浅槽隔离结构20之外的部分中，位于半导体隔离层19下方的部分为第二鳍状结构13，位于半导体隔离层19上方的部分为第一鳍状结构12。
[0083]
在形成第一鳍状结构和第二鳍状结构后，如图4中的(1)和(2)部分所示，可以采用沉积和刻蚀等工艺，依次形成至少横跨在第一鳍状结构12和第二鳍状结构13上的牺牲栅21和栅极侧墙22。栅极侧墙22至少位于牺牲栅21沿长度方向的两侧。牺牲栅21的材料可以为多晶硅等易于去除的材料。栅极侧墙22的材料可以参考前文。
[0084]
接下来，如图5中的(1)和(2)部分所示，可以采用干法刻蚀或湿法刻蚀等工艺，并在牺牲栅21和栅极侧墙22的掩膜作用下，至少刻蚀第一鳍状结构和第二鳍状结构。
[0085]
其中，如图5中的(1)部分所示，当n型环栅晶体管和p型环栅晶体管沿平行于半导体基底11表面的方向间隔分布时，可以在牺牲栅21和栅极侧墙22的掩膜作用下仅刻蚀第一鳍状结构和第二鳍状结构。而当n型环栅晶体管和p型环栅晶体管沿平行于半导体基底11的厚度方向间隔分布时，如图5中的(2)部分所示，需要在牺牲栅21和栅极侧墙22的掩膜作用下，采用干法刻蚀或湿法刻蚀等工艺，刻蚀第一鳍状结构、第二鳍状结构和半导体隔离层19。
[0086]
接着，在一种示例中，若所制造的p型环栅晶体管还包括内侧墙24，则在刻蚀第二鳍状结构后，并在第二鳍状结构的剩余部分沿长度方向的两侧分别形成p型环栅晶体管包括的源区和漏区前，上述半导体器件的制造方法还包括：如图6中的(1)和(2)部分所示，可以采用湿法刻蚀或干法刻蚀等工艺，沿牺牲栅21的长度方向，对第二鳍状结构包括的牺牲层15的剩余部分的两侧边缘区域、以及含锗半导体材料层18的剩余部分的两侧边缘区域进行刻蚀，以形成凹口23。接着，如图7中的(1)和(2)部分所示，可以采用沉积和刻蚀等工艺，形成填充在凹口内的内侧墙24。
[0087]
在一种示例中，若所制造的n型环栅晶体管还包括内侧墙，则在刻蚀第一鳍状结构后，并在第一鳍状结构的剩余部分沿长度方向的两侧分别形成n型环栅晶体管包括的源区和漏区前，上述半导体器件的制造方法还包括：如图6中的(1)和(2)部分所示，可以采用湿法刻蚀或干法刻蚀等工艺，沿牺牲栅21的长度方向，至少对第一鳍状结构包括的牺牲层15的剩余部分的两侧边缘区域进行刻蚀(当第一鳍状结构中的第一半导体材料层16还包括含锗半导体材料层18时，也需要对第一鳍状结构中的含锗半导体材料层18的剩余部分的两侧边缘区域进行刻蚀)，以形成凹口23。接着，如图7中的(1)和(2)部分所示，可以采用沉积和刻蚀等工艺，形成填充在凹口内的内侧墙24。
[0088]
接着，如图8中的(1)和(2)部分所示，在第一鳍状结构的剩余部分沿长度方向的两侧分别形成n型环栅晶体管包括的源区25和漏区26，以及在第二鳍状结构的剩余部分沿长度方向的两侧分别形成p型环栅晶体管包括的源区25和漏区26。
[0089]
具体的，当n型环栅晶体管和p型环栅晶体管沿平行于半导体基底表面的方向间隔分布时，可以在相应掩膜层的掩膜作用下，分别制造n型环栅晶体管包括的源区和漏区、以及p型环栅晶体管包括的源区和漏区。例如：先形成覆盖在第二鳍状结构的剩余部分上的第三掩膜层。接着，在第三掩膜层的掩膜作用下，采用外延等工艺形成n型环栅晶体管包括的源区和漏区。接下来，去除第三掩膜层，并形成覆盖在n型环栅晶体管包括的源区和漏区上的第四掩膜层。然后，在第四掩膜层的掩膜作用下，采用外延等工艺p型环栅晶体管包括的
源区和漏区。最后去除第四掩膜层。
[0090]
当n型环栅晶体管和p型环栅晶体管沿平行于半导体基底的厚度方向间隔分布时，可以采用外延等工艺，形成用于制造n型环栅晶体管和p型环栅晶体管中位于下方一者的源区和漏区的材料层。然后，对该材料层进行回刻，以形成n型环栅晶体管和p型环栅晶体管中位于下方一者的源区和漏区。接着，采用沉积和刻蚀等工艺，形成介质隔离层。最后，采用外延等工艺，形成n型环栅晶体管和p型环栅晶体管中位于上方一者的源区和漏区。
[0091]
接下来，如图9中的(1)和(2)部分所示，可以采用沉积工艺和平坦化工艺等，形成半导体器件包括的层间介质层28。该层间介质层28的厚度和材料等可以参考前文，此处不再赘述。
[0092]
接下来，如图10所示，至少去除牺牲栅、以及去除牺牲层的剩余部分。第二半导体材料层的剩余部分形成悬空沟道层30，含锗半导体材料层18的剩余部分形成含锗半导体层31。
[0093]
在实际的制造过程中，当n型环栅晶体管和p型环栅晶体管沿平行于半导体基底表面的方向间隔分布时，需要采用干法刻蚀或湿法刻蚀等工艺去除牺牲栅、以及牺牲层的剩余部分。并且，如图12和图16所示，还需要在第二掩膜层29的掩膜作用下，去除第一鳍状结构包括的含锗半导体材料层18的剩余部分。第二掩膜层29至少覆盖在第二鳍状结构包括的含锗半导体材料层18的剩余部分上。
[0094]
具体的，当n型环栅晶体管和p型环栅晶体管沿平行于半导体基底表面的方向间隔分布时，如图10所示，可以采用干法刻蚀或湿法刻蚀等工艺同时去除横跨在第一鳍状结构和第二鳍状结构外周的牺牲栅、以及同时去除第一鳍状结构和第二鳍状结构包括的牺牲层的剩余部分。接着，如图11和图12所示，在上述第二掩膜层29的掩膜作用下，采用干法刻蚀或湿法刻蚀等工艺，去除第一鳍状结构包括的含锗半导体材料层18的剩余部分。然后，如图13所示，去除第二掩膜层。
[0095]
或者，当n型环栅晶体管和p型环栅晶体管沿平行于半导体基底表面的方向间隔分布时，可以采用干法刻蚀或湿法刻蚀等工艺同时去除横跨在第一鳍状结构和第二鳍状结构外周的牺牲栅。接着，如图15所示，形成至少覆盖在第二鳍状结构的剩余部分上的第二掩膜层29。接下来，如图16所示，在第二掩膜层29的掩膜作用下，先去除第一鳍状结构包括的牺牲层和含锗半导体材料层的剩余部分。接着，如图17所示，去除第二掩膜层。然后，如图18所示，去除第二鳍状结构包括的牺牲层的剩余部分。
[0096]
而当n型环栅晶体管和p型环栅晶体管沿平行于半导体基底的厚度方向间隔分布时，可以采用干法刻蚀或湿法刻蚀等工艺去除牺牲栅、牺牲层的剩余部分、以及半导体隔离层的剩余部分。
[0097]
形成第一预形成结构和第二预形成结构后，如图14所示，可以采用沉积和刻蚀等工艺，形成覆盖在第一预形成结构32上的第一掩膜层34。该第一掩膜层34的材料可以为光刻胶或旋涂碳等材料。
[0098]
具体的，当n型环栅晶体管和p型环栅晶体管沿平行于半导体基底表面的方向间隔分布时，可以采用光刻等工艺形成第一掩膜层。
[0099]
而当n型环栅晶体管和p型环栅晶体管沿平行于半导体基底的厚度方向间隔分布时，若n型环栅晶体管位于p型环栅晶体管的下方，则可以采用沉积等工艺，形成填充在第一
预形成结构包括的悬空沟道层外周、以及第二预形成结构包括的悬空沟道层和含锗半导体层外周的掩膜材料；并采用刻蚀工艺，对掩膜材料进行回刻，以露出第二预形成结构包括的悬空沟道层和含锗半导体层，获得第一掩膜层。若n型环栅晶体管位于p型环栅晶体管的上方，则可以采用上述形成第一掩膜层的方式，形成填充在第二预形成结构包括的悬空沟道层和含锗半导体层外周的第五掩膜层。然后，形成环绕在第一预形成结构包括的悬空沟道层外周的第一掩膜层。第五掩膜层的材料不同于所述第一掩膜层的材料。然后，去除第五掩膜层。
[0100]
接下来，如图19所示，在第一掩膜层34和第二预形成结构33包括的栅极侧墙22的掩膜作用下，对第二预形成结构33包括的含锗半导体层31和至少一层悬空沟道层暴露在外的部分进行浓缩氧化处理。
[0101]
具体的，上述浓缩氧化处理的条件可以根据实际应用场景确定，此处不做具体限定。示例性的，在含氧气氛下，并在600℃至800℃的环境内，对第二预形成结构包括的含锗半导体层和悬空沟道层暴露在外的部分进行浓缩氧化处理。处理时间可以为1h至6h。
[0102]
其中，对第二预形成结构包括的含锗半导体层和悬空沟道层暴露在外的部分进行浓缩氧化处理后，第二预形成结构包括的悬空沟道层的剩余部分形成p型环栅晶体管包括的纳米结构。
[0103]
接下来，如图20至图22中的(1)和(2)部分所示，基于第一预形成结构32形成n型环栅晶体管、以及基于经浓缩氧化处理后的第二预形成结构33形成p型环栅晶体管。其中，n型环栅晶体管和p型环栅晶体管间隔分布。n型环栅晶体管包括的有源结构和p型环栅晶体管包括的有源结构均具有源区25、漏区26、以及位于源区25和漏区26之间的至少一层纳米结构35。p型环栅晶体管包括的至少一层纳米结构35被p型环栅晶体管包括的栅堆叠结构38覆盖的部分为沟道部36，p型环栅晶体管包括的至少一层纳米结构35被p型环栅晶体管包括的栅极侧墙22覆盖的部分为连接部37。沟道部36内的锗含量分别大于连接部37内的锗含量、以及n型环栅晶体管包括的至少一层纳米结构35内的锗含量。
[0104]
具体的，如图20和图21中的(1)和(2)部分所示，可以采用干法刻蚀或湿法刻蚀等工艺，去除经浓缩氧化处理后形成在p型环栅晶体管包括的纳米结构35外周的氧化硅层、以及去除第一掩膜层。接着，如图22中的(1)和(2)部分所示，形成n型环栅晶体管包括的栅堆叠结构38和p型环栅晶体管包括的栅堆叠结构38。
[0105]
其中，n型环栅晶体管包括的栅堆叠结构和p型环栅晶体管包括的栅堆叠结构可以同时形成，也可以分步形成。本发明实施例对n型环栅晶体管包括的栅堆叠结构和p型环栅晶体管包括的栅堆叠结构的形成顺序不做具体限定。
[0106]
本发明实施例中第二方面及其各种实现方式的有益效果，可以参考第一方面及其各种实现方式中的有益效果分析，此处不再赘述。
[0107]
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
[0108]
以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而
并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。

技术特征：
1.一种半导体器件，其特征在于，包括：间隔分布的n型环栅晶体管和p型环栅晶体管；所述n型环栅晶体管包括的有源结构和所述p型环栅晶体管包括的有源结构均具有源区、漏区、以及位于所述源区和所述漏区之间的至少一层纳米结构；所述p型环栅晶体管包括的所述至少一层纳米结构被所述p型环栅晶体管包括的栅堆叠结构覆盖的部分为沟道部，所述p型环栅晶体管包括的所述至少一层纳米结构被所述p型环栅晶体管包括的栅极侧墙覆盖的部分为连接部；所述沟道部内的锗含量分别大于所述连接部内的锗含量、以及所述n型环栅晶体管包括的所述至少一层纳米结构内的锗含量。2.根据权利要求1所述的半导体器件，其特征在于，所述沟道部内的锗含量大于等于10％、且小于等于60％；和/或，所述沟道部的材料为锗硅。3.根据权利要求1所述的半导体器件，其特征在于，所述连接部和所述n型环栅晶体管包括的所述至少一层纳米结构内的锗含量均为0。4.根据权利要求1所述的半导体器件，其特征在于，所述连接部的材料为硅或锗硅；在所述连接部的材料为锗硅的情况下，所述连接部内的锗含量小于10％；和/或，所述n型环栅晶体管包括的所述至少一层纳米结构的材料为硅。5.根据权利要求1所述的半导体器件，其特征在于，所述p型环栅晶体管包括位于所述源区与所述栅堆叠结构之间、以及位于所述漏区与所述栅堆叠结构之间的内侧墙；所述p型环栅晶体管包括的所述内侧墙沿所述栅堆叠结构的厚度方向的各部分的长度均相同，所述p型环栅晶体管包括的所述内侧墙的长度方向平行于所述栅堆叠结构的长度方向；或，所述p型环栅晶体管包括的所述内侧墙沿所述栅堆叠结构的厚度方向的部分区域的长度大于其余区域的长度，所述p型环栅晶体管包括的所述内侧墙的长度方向平行于所述栅堆叠结构的长度方向。6.根据权利要求1所述的半导体器件，其特征在于，所述半导体器件还包括半导体基底；所述n型环栅晶体管和所述p型环栅晶体管沿平行于半导体基底的表面方向间隔分布在所述半导体基底上；或，所述n型环栅晶体管和所述p型环栅晶体管沿所述半导体基底的厚度方向间隔分布在所述半导体基底上。7.一种半导体器件的制造方法，其特征在于，包括：在半导体基底上形成间隔分布的第一预形成结构和第二预形成结构；所述第一预形成结构和所述第二预形成结构均包括至少一层悬空沟道层、以及横跨在所述至少一层悬空沟道层沿长度方向的两侧边缘区域上的栅极侧墙；所述第二预形成结构还包括仅位于每层所述悬空沟道层沿厚度方向两侧的含锗半导体层；所述含锗半导体层内的锗含量大于所述悬空沟道层内的锗含量；在第一掩膜层和所述第二预形成结构包括的栅极侧墙的掩膜作用下，对所述第二预形成结构包括的所述含锗半导体层和所述至少一层悬空沟道层暴露在外的部分进行浓缩氧化处理；所述第一掩膜层覆盖在所述第一预形成结构上；基于所述第一预形成结构形成n型环栅晶体管、以及基于经所述浓缩氧化处理后的所述第二预形成结构形成p型环栅晶体管；其中，所述n型环栅晶体管和所述p型环栅晶体管间隔分布；所述n型环栅晶体管包括的有源
结构和所述p型环栅晶体管包括的有源结构均具有源区、漏区、以及位于所述源区和所述漏区之间的至少一层纳米结构；所述p型环栅晶体管包括的所述至少一层纳米结构被所述p型环栅晶体管包括的栅堆叠结构覆盖的部分为沟道部，所述p型环栅晶体管包括的所述至少一层纳米结构被所述p型环栅晶体管包括的栅极侧墙覆盖的部分为连接部；所述沟道部内的锗含量分别大于所述连接部内的锗含量、以及所述n型环栅晶体管包括的所述至少一层纳米结构内的锗含量。8.根据权利要求7所述的半导体器件的制造方法，其特征在于，所述第一预形成结构和所述第二预形成结构包括的所述至少一层悬空沟道层的材料相同；和/或，所述第一预形成结构和所述第二预形成结构还均包括分别位于所述至少一层悬空沟道层沿长度方向两侧的源区和漏区。9.根据权利要求8所述的半导体器件的制造方法，其特征在于，所述在半导体基底上形成间隔分布的第一预形成结构和第二预形成结构，包括：在所述半导体基底上至少形成间隔分布的第一鳍状结构和第二鳍状结构；所述第一鳍状结构和所述第二鳍状结构均包括至少一层叠层；每层所述叠层包括牺牲层、以及位于所述牺牲层上的第一半导体材料层；所述第二鳍状结构包括的所述第一半导体层材料层包括第二半导体材料层、以及位于所述第二半导体材料层沿厚度方向两侧的含锗半导体材料层；依次形成至少横跨在所述第一鳍状结构和所述第二鳍状结构上的牺牲栅和所述栅极侧墙；所述栅极侧墙至少位于所述牺牲栅沿长度方向的两侧；在所述牺牲栅和所述栅极侧墙的掩膜作用下，至少刻蚀所述第一鳍状结构和所述第二鳍状结构；在所述第一鳍状结构的剩余部分沿长度方向的两侧分别形成n型环栅晶体管包括的源区和漏区，以及在所述第二鳍状结构的剩余部分沿长度方向的两侧分别形成p型环栅晶体管包括的源区和漏区；至少去除所述牺牲栅、以及去除所述牺牲层的剩余部分；所述第二半导体材料层的剩余部分形成悬空沟道层，所述含锗半导体材料层的剩余部分形成含锗半导体层。10.根据权利要求9所述的半导体器件的制造方法，其特征在于，所述n型环栅晶体管和所述p型环栅晶体管沿平行于所述半导体基底的表面方向间隔分布在所述半导体基底上；所述第一鳍状结构和所述第二鳍状结构的结构相同；所述第一鳍状结构包括的所述第一半导体层材料层包括第二半导体材料层、以及位于所述第二半导体材料层沿厚度方向两侧的含锗半导体材料层；去除所述第一鳍状结构包括的牺牲层的剩余部分后，所述在第一掩膜层和所述第二预形成结构包括的栅极侧墙的掩膜作用下，对所述第二预形成结构包括的所述含锗半导体层和部分所述至少一层悬空沟道层进行浓缩氧化处理前，所述半导体器件的制造方法还包括：在第二掩膜层的掩膜作用下，去除所述第一鳍状结构包括的所述含锗半导体材料层的剩余部分；所述第二掩膜层至少覆盖在所述第二鳍状结构包括的所述含锗半导体材料层的剩余部分上。11.根据权利要求9所述的半导体器件的制造方法，其特征在于，所述n型环栅晶体管和所述p型环栅晶体管沿所述半导体基底的厚度方向间隔分布在所述半导体基底上；
所述在所述半导体基底上至少形成间隔分布的第一鳍状结构和第二鳍状结构，包括：在所述半导体基底上至少形成间隔分布的第一鳍状结构和第二鳍状结构、以及位于所述第一鳍状结构和所述第二鳍状结构之间的半导体隔离层；所述在所述牺牲栅和所述栅极侧墙的掩膜作用下，至少刻蚀所述第一鳍状结构和所述第二鳍状结构，包括：在所述牺牲栅和所述栅极侧墙的掩膜作用下，刻蚀所述第一鳍状结构、所述第二鳍状结构和所述半导体隔离层；所述在所述第一鳍状结构的剩余部分沿长度方向的两侧分别形成n型环栅晶体管包括的源区和漏区，以及所述在所述第二鳍状结构的剩余部分沿长度方向的两侧分别形成p型环栅晶体管包括的源区和漏区之间，所述半导体器件的制造方法还包括：形成介质隔离层；所述介质隔离层用于将所述n型环栅晶体管包括的源区和漏区分别与p型环栅晶体管包括的源区和漏区隔离开。12.根据权利要求9所述的半导体器件的制造方法，其特征在于，所述在所述牺牲栅和所述栅极侧墙的掩膜作用下，刻蚀所述第二鳍状结构后，所述在所述第二鳍状结构的剩余部分沿长度方向的两侧分别形成p型环栅晶体管包括的源区和漏区前，所述半导体器件的制造方法还包括：沿所述牺牲栅的长度方向，对所述第二鳍状结构包括的牺牲层的剩余部分的两侧边缘区域、以及所述含锗半导体材料层的剩余部分的两侧边缘区域进行刻蚀，以形成凹口；形成填充在所述凹口内的内侧墙。

技术总结
本发明公开一种半导体器件及其制造方法，涉及半导体技术领域，以实现具有不同沟道材料的NMOS环栅晶体管和PMOS环栅晶体管的制造，利于提升CMOS器件的工作性能。半导体器件包括间隔分布的N型环栅晶体管和P型环栅晶体管。N型环栅晶体管包括的有源结构和P型环栅晶体管包括的有源结构均具有源区、漏区以及位于源区和漏区之间的至少一层纳米结构。P型环栅晶体管包括的至少一层纳米结构被P型环栅晶体管包括的栅堆叠结构覆盖的部分为沟道部，P型环栅晶体管包括的至少一层纳米结构被P型环栅晶体管包括的栅极侧墙覆盖的部分为连接部。沟道部内的锗含量分别大于连接部内的锗含量、以及N型环栅晶体管包括的至少一层纳米结构内的锗含量。量。量。


技术研发人员：李永亮 赵飞
受保护的技术使用者：中国科学院微电子研究所
技术研发日：2023.07.06
技术公布日：2023/9/22