一种数控移相器及实现方法与流程

1.本发明涉及雷达信号处理领域。更具体地，涉及一种数控移相器及实现方法。


背景技术：

2.现有的移相器芯片的由于带宽较低，芯片电路拓扑复杂，设计及调试难度较大，同时电性能较同类产品低，电路尺寸较同类产品大，成本较同类产品高，进而不利于系统小型化及集成化。


技术实现要素：

3.本发明的目的在于提供一种数控移相器及实现方法，以解决现有技术存在的问题中的至少一个。
4.为达到上述目的，本发明采用下述技术方案：
5.本发明第一方面提供了一种数控移相器，包括多个串联的移相度数均不相同的移相单元，所述移相单元的工作状态包括移相和导通，用于选择任意一个或多个所述移相单元工作在移相状态时实现对输入信号进行不同度数的移相。
6.可选地，所述多个串联的移相度数均不相同的移相单元至少包括第一移相单元、第二移相单元、第三移相单元、第四移相单元、第五移相单元和第六移相单元；其中
7.所述第一移相单元的输入端接收所述输入信号，所述第一移相单元的输出端与所述第二移相单元的输入端连接；所述第二移相单元的输出端与所述第三移相单元的输入端连接，所述第三移相单元的输出端与所述第四移相单元的输入端连接；所述第四移相单元的输出端与所述第五移相单元的输入端连接，所述第五移相单元的输出端与所述第六移相单元的输入端连接；所述第六移相单元的输出端输出经移相后的输出信号。
8.可选地，所述第六移相单元的移相度数是所述第一移相单元的一半；所述第三移相单元的移相度数是所述第六移相单元的一半；所述第五移相单元的移相度数是所述第三移相单元的一半；所述第四移相单元的移相度数是所述第五移相单元的一半；所述第二移相单元的移相度数是所述第四移相单元的一半。
9.可选地，所述第一移相单元包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、第一耦合电感、第二耦合电感、第一电容器、第二电容器、第三电容器、第四电容器、第一电感器和第二电感器；其中
10.所述第一晶体管的第一端与所述第三晶体管的第一端连接，并接收输入信号；所述第一晶体管的第二端与所述第一电容器的第一端及所述第五晶体管的第一端连接；所述第五晶体管的第二端接地；所述第一电容器的第二端与所述第一耦合电感的第一端连接；所述第一耦合电感的第二端与所述第二电容器的第一端连接；所述第一耦合电感的第三端与所述第三电容器的第一端连接；所述第三电容器第二端接地；所述第二电容器的第二端与所述第二晶体管的第一端及所述第六晶体管的第一端连接；所述第六晶体管的第二端接地；所述第三晶体管的第二端与所述第一电感器的第一端及所述第七晶体管的第一端连
接；所述第七晶体管的第二端接地；所述第一电感器的第二端与所述第二耦合电感的第一端连接；所述第二耦合电感的第二端与所述第二电感器的第一端连接；第二耦合电感的第三端与所述第四电容器的第一端连接；所述第四电容器的第二端接地；所述第二电感器的第二端与所述第四晶体管的第一端及所述第八晶体管的第一端连接；所述第八晶体管的第二端接地；所述第二晶体管的第二端与所述第四晶体管的第二端连接，并作为所述第一移相单元的输出端。
11.可选地，所述第二移相单元包括第九晶体管、第十晶体管、第十一晶体管、第五电容器、第三电感器和第四电感器；其中
12.所述第九晶体管的第一端与所述第三电感器的第一端及所述第一移相单元的输出端连接；所述第九晶体管的第二端与所述第十晶体管的第一端、所述第三电感器的第二端及所述第五电容器的第一端连接；所述第十晶体管的第二端与所述第十一晶体管的第一端、所述第五电容器的第二端及所述第四电感器的第一端连接；所述第十一晶体管的第二端与所述第四电感器的第二端连接，并作为所述第二移相单元的输出端。
13.可选地，所述第三移相单元包括第十二晶体管、第十三晶体管、第十四晶体管、第十五晶体管、第十六晶体管、第十七晶体管、第十八晶体管、第十九晶体管、第三耦合电感、第四耦合电感、第六电容器、第七电容器、第八电容器、第九电容器、第五电感器和第六电感器；其中
14.所述第十二晶体管的第一端与所述第十四晶体管的第一端及所述第二移相单元的输出端连接；所述第十二晶体管的第二端与所述第六电容器的第一端及所述第十六晶体管的第一端连接；所述第十六晶体管的第二端接地；所述第六电容器的第二端与所述第三耦合电感的第一端连接；所述第三耦合电感的第二端与所述第七电容器的第一端连接；所述第三耦合电感的第三端与所述第八电容器的第一端连接；所述第八电容器的第二端接地；所述第七电容器的第二端与所述第十三晶体管的第一端及所述第十七晶体管的第一端连接；所述第十七晶体管的第二端接地；所述第十四晶体管的第二端与所述第五电感器的第一端及所述第十八晶体管的第一端连接；所述第十八晶体管的第二端接地；所述第五电感器的第二端与所述第四耦合电感的第一端连接；所述第四耦合电感的第二端与所述第六电感器的第一端连接；所述第四耦合电感的第三端与所述第九电容器的第一端连接；所述第九电容器的第二端接地；所述第六电感器的第二端与所述第十五晶体管的第一端及所述第十九晶体管的第一端连接；所述第十九晶体管的第二端接地；所述第十三晶体管的第二端与所述第十五晶体管的第二端连接，并作为所述第三移相单元的输出端。
15.可选地，所述第四移相单元包括第二十晶体管、第二十一晶体管、第二十二晶体管、第七电感器、第八电感器、第九电感器和第一电阻器；其中
16.所述第二十晶体管的第一端与所述第七电感器的第一端及所述第三移相单元的输出端连接；所述第七电感器的第二端与所述第八电感器的第一端、所述第一电阻器的第一端及所述第二十一晶体管的第一端连接；所述第一电阻器的第二端与所述第二十一晶体管的第二端、所述第二十二晶体管的第一端和所述第九电感器的第一端连接；所述第二十二晶体管的第二端接地；所述第九电感器的第二端接地；所述第二十晶体管的第二端与所述第八电感器的连接，并作为所述第四移相单元的输出端。
17.可选地，所述第五移相单元包括第二十三晶体管、第二十四晶体管、第二十五晶体
管、第十电感器、第十一电感器、第十二电感器和第二电阻器；其中
18.所述第二十三晶体管的第一端与所述第十电感器的第一端及所述第四移相单元的输出端连接；所述第十电感器的第二端与所述第十一电感器的第一端、所述第二电阻器的第一端及所述第二十四晶体管的第一端连接；所述第二电阻器的第二端与所述第二十四晶体管的第二端、所述第二十五晶体管的第一端及所述第十二电感器的第一端连接；所述第二十五晶体管的第二端与接地；所述第十二电感器的第二端接地；所述第二十三晶体管的第二端与所述第十一电感器的第二端连接，并作为所述第五移相单元的输出端。
19.可选地，所述第六移相单元包括第二十六晶体管、第二十七晶体管、第二十八晶体管、第二十九晶体管、第三十晶体管、第三十一晶体管、第三十二晶体管、第三十三晶体管、第五耦合电感、第六耦合电感、第十电容器、第十一电容器、第十二电容器、第十三电容器、第十三电感器和第十四电感器；其中
20.所述第二十六晶体管的第一端与所述第二十八晶体管的第一端及所述第五移相单元的输出端连接；所述第二十六晶体管的第二端与所述第十电容器的第一端及所述第三十晶体管的第一端连接；所述第三十晶体管的第二端接地；所述第十电容器的第二端与所述第五耦合电感的第一端连接；所述第五耦合电感的第二端与所述第十一电容器的第一端连接；所述第五耦合电感的第三端与所述第十二电容器的第一端连接；所述第十二电容器的第二端接地；所述第十一电容器的第二端与所述第二十七晶体管的第一端及所述第三十一晶体管的第一端连接；所述第三十一晶体管的第二端接地；所述第二十八晶体管的第二端与所述第十三电感器的第一端及所述第三十二晶体管的第一端连接；所述第三十二晶体管的第二端接地；所述第十三电感器的第二端与所述第六耦合电感的第一端连接；所述第六耦合电感的第二端与所述第十四电感器的第一端连接；所述第六耦合电感的第三端与所述第十三电容器的第一端连接；所述第十三电容器的第二端接地；所述第十四电感器的第二端与所述第二十九晶体管的第一端及所述第三十三晶体管的第一端连接；所述第三十三晶体管的第二端接地；所述第二十六晶体管的第二端与所述第二十九晶体管的第二端连接，并作为所述第六移相单元的输出端。
21.本发明第二方面提供了一种数控移相器的实现方法，利用多个串联的移相度数均不相同的移相单元，所述移相单元的工作状态包括移相和导通，用于选择任意一个或多个所述移相单元工作在移相状态时实现对输入信号进行不同度数的移相。
22.本发明的有益效果如下：
23.本发明提供的一种数控移相器，能够实现超高带宽，电路拓扑简单，设计及调试难度较低，同时电性能较同类产品高，包括插入损耗、移相精度、输入输出驻波和各态的附加衰减等指标均比同类产品高，电路尺寸较同类产品小，成本较同类产品低，有利于系统小型化及集成化。
附图说明
24.下面结合附图对本发明的具体实施方式作进一步详细的说明。
25.图1示出本发明实施例提供的数控移相器的结构示意图。
26.图2示出本发明实施例提供的数控移相器中第一移相单元电路图拓扑图。
27.图3示出本发明实施例提供的数控移相器中第二移相单元电路图拓扑图。
28.图4示出本发明实施例提供的数控移相器中第三移相单元电路图拓扑图。
29.图5示出本发明实施例提供的数控移相器中第四移相单元电路图拓扑图。
30.图6示出本发明实施例提供的数控移相器中第五移相单元电路图拓扑图。
31.图7示出本发明实施例提供的数控移相器中第六移相单元电路图拓扑图。
具体实施方式
32.为了更清楚地说明本发明，下面结合实施例和附图对本发明做进一步的说明。附图中相似的部件以相同的附图标记进行表示。本领域技术人员应当理解，下面所具体描述的内容是说明性的而非限制性的，不应以此限制本发明的保护范围。
33.随着全固态有源相控阵雷达技术的快速发展，对于相控阵雷达中t/r组件也更加重视。与此同时，对于高性能小尺寸的幅相多功能芯片的需求也日益提升。作为幅相多功能芯片的关键模块，数控移相器电路由于其工作状态复杂且技术指标较多，成为t/r组件中设计难度及设计成本较高的电路之一。其中描述数控移相器的主要技术指标有工作频段、移相位数、移相精度、插入损耗、移相附加衰减、输入输出驻波、输入功率和开关速度等。因此，对于数控移相器的高精度与超宽带的设计就显得尤为重要。
34.现有的移相器芯片的由于带宽较低，芯片电路拓扑复杂，设计及调试难度较大，同时电性能较同类产品低，电路尺寸较同类产品大，成本较同类产品高，进而不利于系统小型化及集成化。
35.有鉴于此，本发明的一个实施例提供了一种数控移相器，包括多个串联的移相度数均不相同的移相单元，所述移相单元的工作状态包括移相和导通，用于选择任意一个或多个所述移相单元工作在移相状态时实现对输入信号进行不同度数的移相。
36.本实施例能够实现超高带宽，电路拓扑简单，设计及调试难度较低，同时电性能较同类产品高，包括插入损耗、移相精度、输入输出驻波和各态的附加衰减等指标均比同类产品高，电路尺寸较同类产品小，成本较同类产品低，有利于系统小型化及集成化。
37.在一种可能的实现方式中，如图1所示，所述多个串联的移相度数均不相同的移相单元至少包括第一移相单元(第一移相位单元)、第二移相单元(第二移相位单元)、第三移相单元(第三移相位单元)、第四移相单元(第四移相位单元)、第五移相单元(第五移相位单元)和第六移相单元(第六移相位单元)；其中所述第一移相单元的输入端接收所述输入信号，所述第一移相单元的输出端与所述第二移相单元的输入端连接；所述第二移相单元的输出端与所述第三移相单元的输入端连接，所述第三移相单元的输出端与所述第四移相单元的输入端连接；所述第四移相单元的输出端与所述第五移相单元的输入端连接，所述第五移相单元的输出端与所述第六移相单元的输入端连接；所述第六移相单元的输出端输出经移相后的输出信号。
38.具体的，第一移相位单元的第一输入端接收电信号，所述电信号由所述第一移相位单元的输出端输出并依次通过第二移相位单元、第三移相位单元、第四移相位单元、第五移相位单元和第六移相位单元的输出端输出移相后的电信号。
39.在一种可能的实现方式中，所述第六移相单元的移相度数是所述第一移相单元的一半；所述第三移相单元的移相度数是所述第六移相单元的一半；所述第五移相单元的移相度数是所述第三移相单元的一半；所述第四移相单元的移相度数是所述第五移相单元的
一半；所述第二移相单元的移相度数是所述第四移相单元的一半。
40.具体的，第一移相单元、第二移相单元、第三移相单元、第四移相单元、第五移相单元和第六移相单元，移相单元的移相度数分别为180
°
、5.625
°
、45
°
、11.25
°
、22.5
°
和90
°
。
41.进一步的，数控移相器由六个移相位单元级联构成，该数控移相器以5.625
°
为移相步进值，在0
°
～360
°
的范围内总共能实现64种移相状态。
42.本实施例采取合理的顺序将各个移相位单元级联，从而实现六位mmic数控移相器。
43.在一种可能的实现方式中，如图2所示，所述第一移相单元包括第一晶体管(sc1)、第二晶体管(sc2)、第三晶体管(sc3)、第四晶体管(sc4)、第五晶体管(sc5)、第六晶体管(sc6)、第七晶体管(sc7)、第八晶体管(sc8)、第一耦合电感(lc1)、第二耦合电感(lc2)、第一电容器(c1)、第二电容器(c2)、第三电容器(c3)、第四电容器(c4)、第一电感器(l1)和第二电感器(l1)；其中所述第一晶体管的第一端与所述第三晶体管的第一端连接，并接收输入信号；所述第一晶体管的第二端与所述第一电容器的第一端及所述第五晶体管的第一端连接；所述第五晶体管的第二端接地；所述第一电容器的第二端与所述第一耦合电感的第一端连接；所述第一耦合电感的第二端与所述第二电容器的第一端连接；所述第一耦合电感的第三端与所述第三电容器的第一端连接；所述第三电容器第二端接地；所述第二电容器的第二端与所述第二晶体管的第一端及所述第六晶体管的第一端连接；所述第六晶体管的第二端接地；所述第三晶体管的第二端与所述第一电感器的第一端及所述第七晶体管的第一端连接；所述第七晶体管的第二端接地；所述第一电感器的第二端与所述第二耦合电感的第一端连接；所述第二耦合电感的第二端与所述第二电感器的第一端连接；第二耦合电感的第三端与所述第四电容器的第一端连接；所述第四电容器的第二端接地；所述第二电感器的第二端与所述第四晶体管的第一端及所述第八晶体管的第一端连接；所述第八晶体管的第二端接地；所述第二晶体管的第二端与所述第四晶体管的第二端连接，并作为所述第一移相单元的输出端。
44.在一种可能的实现方式中，如图3所示，所述第二移相单元包括第九晶体管(sc9)、第十晶体管(sc10)、第十一晶体管(sc11)、第五电容器(c5)、第三电感器(l3)和第四电感器(l4)；其中所述第九晶体管的第一端与所述第三电感器的第一端及所述第一移相单元的输出端连接；所述第九晶体管的第二端与所述第十晶体管的第一端、所述第三电感器的第二端及所述第五电容器的第一端连接；所述第十晶体管的第二端与所述第十一晶体管的第一端、所述第五电容器的第二端及所述第四电感器的第一端连接；所述第十一晶体管的第二端与所述第四电感器的第二端连接，并作为所述第二移相单元的输出端。
45.在一种可能的实现方式中，如图4所示，所述第三移相单元包括第十二晶体管(sc12)、第十三晶体管(sc13)、第十四晶体管(sc14)、第十五晶体管(sc15)、第十六晶体管(sc16)、第十七晶体管(sc17)、第十八晶体管(sc18)、第十九晶体管(sc19)、第三耦合电感(lc3)、第四耦合电感(lc3)、第六电容器(c6)、第七电容器(c7)、第八电容器(c8)、第九电容器(c9)、第五电感器(l5)和第六电感器(l6)；其中所述第十二晶体管的第一端与所述第十四晶体管的第一端及所述第二移相单元的输出端连接；所述第十二晶体管的第二端与所述第六电容器的第一端及所述第十六晶体管的第一端连接；所述第十六晶体管的第二端接地；所述第六电容器的第二端与所述第三耦合电感的第一端连接；所述第三耦合电感的第
二端与所述第七电容器的第一端连接；所述第三耦合电感的第三端与所述第八电容器的第一端连接；所述第八电容器的第二端接地；所述第七电容器的第二端与所述第十三晶体管的第一端及所述第十七晶体管的第一端连接；所述第十七晶体管的第二端接地；所述第十四晶体管的第二端与所述第五电感器的第一端及所述第十八晶体管的第一端连接；所述第十八晶体管的第二端接地；所述第五电感器的第二端与所述第四耦合电感的第一端连接；所述第四耦合电感的第二端与所述第六电感器的第一端连接；所述第四耦合电感的第三端与所述第九电容器的第一端连接；所述第九电容器的第二端接地；所述第六电感器的第二端与所述第十五晶体管的第一端及所述第十九晶体管的第一端连接；所述第十九晶体管的第二端接地；所述第十三晶体管的第二端与所述第十五晶体管的第二端连接，并作为所述第三移相单元的输出端。
46.在一种可能的实现方式中，如图5所示，所述第四移相单元包括第二十晶体管(sc20)、第二十一晶体管(sc21)、第二十二晶体管(sc22)、第七电感器(l7)、第八电感器(l8)、第九电感器(l9)和第一电阻器(r1)；其中所述第二十晶体管的第一端与所述第七电感器的第一端及所述第三移相单元的输出端连接；所述第七电感器的第二端与所述第八电感器的第一端、所述第一电阻器的第一端及所述第二十一晶体管的第一端连接；所述第一电阻器的第二端与所述第二十一晶体管的第二端、所述第二十二晶体管的第一端和所述第九电感器的第一端连接；所述第二十二晶体管的第二端接地；所述第九电感器的第二端接地；所述第二十晶体管的第二端与所述第八电感器的连接，并作为所述第四移相单元的输出端。
47.在一种可能的实现方式中，如图6所示，所述第五移相单元包括第二十三晶体管(sc23)、第二十四晶体管(sc24)、第二十五晶体管(sc25)、第十电感器(l10)、第十一电感器(l11)、第十二电感器(l12)和第二电阻器(r2)；其中所述第二十三晶体管的第一端与所述第十电感器的第一端及所述第四移相单元的输出端连接；所述第十电感器的第二端与所述第十一电感器的第一端、所述第二电阻器的第一端及所述第二十四晶体管的第一端连接；所述第二电阻器的第二端与所述第二十四晶体管的第二端、所述第二十五晶体管的第一端及所述第十二电感器的第一端连接；所述第二十五晶体管的第二端与接地；所述第十二电感器的第二端接地；所述第二十三晶体管的第二端与所述第十一电感器的第二端连接，并作为所述第五移相单元的输出端。
48.在一种可能的实现方式中，如图7所示，所述第二十六晶体管(sc26)、第二十七晶体管(sc27)、第二十八晶体管(sc28)、第二十九晶体管(sc29)、第三十晶体管(sc30)、第三十一晶体管(sc31)、第三十二晶体管(sc32)、第三十三晶体管(sc33)、第五耦合电感(lc5)、第六耦合电感(lc6)、第十电容器(c10)、第十一电容器(c11)、第十二电容器(c12)、第十三电容器(c13)、第十三电感器(l13)和第十四电感器(l14)；其中所述第二十六晶体管的第一端与所述第二十八晶体管的第一端及所述第五移相单元的输出端连接；所述第二十六晶体管的第二端与所述第十电容器的第一端及所述第三十晶体管的第一端连接；所述第三十晶体管的第二端接地；所述第十电容器的第二端与所述第五耦合电感的第一端连接；所述第五耦合电感的第二端与所述第十一电容器的第一端连接；所述第五耦合电感的第三端与所述第十二电容器的第一端连接；所述第十二电容器的第二端接地；所述第十一电容器的第二端与所述第二十七晶体管的第一端及所述第三十一晶体管的第一端连接；所述第三十一
晶体管的第二端接地；所述第二十八晶体管的第二端与所述第十三电感器的第一端及所述第三十二晶体管的第一端连接；所述第三十二晶体管的第二端接地；所述第十三电感器的第二端与所述第六耦合电感的第一端连接；所述第六耦合电感的第二端与所述第十四电感器的第一端连接；所述第六耦合电感的第三端与所述第十三电容器的第一端连接；所述第十三电容器的第二端接地；所述第十四电感器的第二端与所述第二十九晶体管的第一端及所述第三十三晶体管的第一端连接；所述第三十三晶体管的第二端接地；所述第二十六晶体管的第二端与所述第二十九晶体管的第二端连接，并作为所述第六移相单元的输出端。
49.在一个具体的示例中，第一晶体管、第二晶体管、第七晶体管、第八晶体管与第三晶体管、第四晶体管、第五晶体管、第六晶体管异步工作；异步工作指当第一晶体管、第二晶体管、第七晶体管、第八晶体管处于开启状态时，第三晶体管、第四晶体管、第五晶体管、第六晶体管处于关闭状态；第一晶体管、第二晶体管、第七晶体管、第八晶体管处于关闭状态时，第三晶体管、第四晶体管、第五晶体管、第六晶体管处于开启状态。所述第一移相单元的移相度数为180
°
50.进一步的，第九晶体管、第十一晶体管与第十晶体管异步工作；所述异步工作指当第九晶体管、第十一晶体管处于开启状态时，第十晶体管处于关闭状态；第九晶体管、第十一晶体管处于关闭状态时，第十晶体管处于开启状态。第二移相单元的移相度数为5.625
°
51.进一步的，第十二晶体管、第十三晶体管、第十八晶体管、第十九晶体管与第十四晶体管、第十五晶体管、第十六晶体管、第十七晶体管异步工作；异步工作指当第十二晶体管、第十三晶体管、第十八晶体管、第十九晶体管处于开启状态时，第十四晶体管、第十五晶体管、第十六晶体管、第十七晶体管处于关闭状态；第十二晶体管、第十三晶体管、第十八晶体管、第十九晶体管处于关闭状态时，第十四晶体管、第十五晶体管、第十六晶体管、第十七晶体管处于开启状态。所述第三移相单元的移相度数为45
°
52.进一步的，第二十晶体管、第二十一晶体管与第二十二晶体管异步工作；异步工作指当第二十晶体管、第二十一晶体管处于开启状态时，第二十二晶体管处于关闭状态；第二十晶体管、第二十一晶体管处于关闭状态时，第二十二晶体管处于开启状态。所述第四移相单元的移相度数为11.25
°
53.进一步的，第二十三晶体管、第二十四晶体管与第二十五晶体管异步工作；异步工作指当第二十三晶体管、第二十四晶体管处于开启状态时，第二十五晶体管管处于关闭状态；第二十三晶体管、第二十四晶体管处于关闭状态时，第二十五晶体管处于开启状态。所述第五移相单元的移相度数为22.5
°
54.进一步的，第二十六晶体管、第二十七晶体管、第三十二晶体管、第三十三晶体管与第二十八晶体管、第二十九晶体管、第三十晶体管、第三十一晶体管异步工作；异步工作指当第二十八晶体管、第二十九晶体管、第三十晶体管、第三十一晶体管处于开启状态时，第十四晶体管、第十五晶体管、第十六晶体管、第十七晶体管处于关闭状态；第二十六晶体管、第二十七晶体管、第三十二晶体管、第三十三晶体管处于关闭状态时，第二十八晶体管、第二十九晶体管、第三十晶体管、第三十一晶体管处于开启状态。所述第六移相单元的移相度数为90
°
55.本实施例有效扩展移相器电路的工作带宽，提高移相器的移相精度，降低各个移相状态间的附加衰减。
56.本发明的另一个实施例提供了一种数控移相器的实现方法，利用多个串联的移相度数均不相同的移相单元，所述移相单元的工作状态包括移相和导通，通过选择任意一个或多个所述移相单元工作在移相状态时实现对输入信号进行移相。
57.本实施例能够实现超高带宽，电路拓扑简单，设计及调试难度较低，同时电性能较同类产品高，包括插入损耗、移相精度、输入输出驻波和各态的附加衰减等指标均比同类产品高，电路尺寸较同类产品小，成本较同类产品低，有利于系统小型化及集成化。
58.在本发明的描述中，需要说明的是，术语“上”、“下”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
59.还需要说明的是，在本发明的描述中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个
……”
限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
60.显然，本发明的上述实施例仅仅是为清楚地说明本发明所作的举例，而并非是对本发明的实施方式的限定，对于本领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动，这里无法对所有的实施方式予以穷举，凡是属于本发明的技术方案所引伸出的显而易见的变化或变动仍处于本发明的保护范围之列。

技术特征：
1.一种数控移相器，其特征在于，包括多个串联的移相度数均不相同的移相单元，所述移相单元的工作状态包括移相和导通，用于选择任意一个或多个所述移相单元工作在移相状态时实现对输入信号进行不同度数的移相。2.根据权利要求1所述的数控移相器，其特征在于，所述多个串联的移相度数均不相同的移相单元至少包括第一移相单元、第二移相单元、第三移相单元、第四移相单元、第五移相单元和第六移相单元；其中所述第一移相单元的输入端接收所述输入信号，所述第一移相单元的输出端与所述第二移相单元的输入端连接；所述第二移相单元的输出端与所述第三移相单元的输入端连接，所述第三移相单元的输出端与所述第四移相单元的输入端连接；所述第四移相单元的输出端与所述第五移相单元的输入端连接，所述第五移相单元的输出端与所述第六移相单元的输入端连接；所述第六移相单元的输出端输出经移相后的输出信号。3.根据权利要求2所述的数控移相器，其特征在于，所述第六移相单元的移相度数是所述第一移相单元的一半；所述第三移相单元的移相度数是所述第六移相单元的一半；所述第五移相单元的移相度数是所述第三移相单元的一半；所述第四移相单元的移相度数是所述第五移相单元的一半；所述第二移相单元的移相度数是所述第四移相单元的一半。4.根据权利要求3所述的数控移相器，其特征在于，所述第一移相单元包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、第一耦合电感、第二耦合电感、第一电容器、第二电容器、第三电容器、第四电容器、第一电感器和第二电感器；其中所述第一晶体管的第一端与所述第三晶体管的第一端连接，并接收输入信号；所述第一晶体管的第二端与所述第一电容器的第一端及所述第五晶体管的第一端连接；所述第五晶体管的第二端接地；所述第一电容器的第二端与所述第一耦合电感的第一端连接；所述第一耦合电感的第二端与所述第二电容器的第一端连接；所述第一耦合电感的第三端与所述第三电容器的第一端连接；所述第三电容器第二端接地；所述第二电容器的第二端与所述第二晶体管的第一端及所述第六晶体管的第一端连接；所述第六晶体管的第二端接地；所述第三晶体管的第二端与所述第一电感器的第一端及所述第七晶体管的第一端连接；所述第七晶体管的第二端接地；所述第一电感器的第二端与所述第二耦合电感的第一端连接；所述第二耦合电感的第二端与所述第二电感器的第一端连接；第二耦合电感的第三端与所述第四电容器的第一端连接；所述第四电容器的第二端接地；所述第二电感器的第二端与所述第四晶体管的第一端及所述第八晶体管的第一端连接；所述第八晶体管的第二端接地；所述第二晶体管的第二端与所述第四晶体管的第二端连接，并作为所述第一移相单元的输出端。5.根据权利要求4所述的数控移相器，其特征在于，所述第二移相单元包括第九晶体管、第十晶体管、第十一晶体管、第五电容器、第三电感器和第四电感器；其中所述第九晶体管的第一端与所述第三电感器的第一端及所述第一移相单元的输出端连接；所述第九晶体管的第二端与所述第十晶体管的第一端、所述第三电感器的第二端及所述第五电容器的第一端连接；所述第十晶体管的第二端与所述第十一晶体管的第一端、
所述第五电容器的第二端及所述第四电感器的第一端连接；所述第十一晶体管的第二端与所述第四电感器的第二端连接，并作为所述第二移相单元的输出端。6.根据权利要求5所述的数控移相器，其特征在于，所述第三移相单元包括第十二晶体管、第十三晶体管、第十四晶体管、第十五晶体管、第十六晶体管、第十七晶体管、第十八晶体管、第十九晶体管、第三耦合电感、第四耦合电感、第六电容器、第七电容器、第八电容器、第九电容器、第五电感器和第六电感器；其中所述第十二晶体管的第一端与所述第十四晶体管的第一端及所述第二移相单元的输出端连接；所述第十二晶体管的第二端与所述第六电容器的第一端及所述第十六晶体管的第一端连接；所述第十六晶体管的第二端接地；所述第六电容器的第二端与所述第三耦合电感的第一端连接；所述第三耦合电感的第二端与所述第七电容器的第一端连接；所述第三耦合电感的第三端与所述第八电容器的第一端连接；所述第八电容器的第二端接地；所述第七电容器的第二端与所述第十三晶体管的第一端及所述第十七晶体管的第一端连接；所述第十七晶体管的第二端接地；所述第十四晶体管的第二端与所述第五电感器的第一端及所述第十八晶体管的第一端连接；所述第十八晶体管的第二端接地；所述第五电感器的第二端与所述第四耦合电感的第一端连接；所述第四耦合电感的第二端与所述第六电感器的第一端连接；所述第四耦合电感的第三端与所述第九电容器的第一端连接；所述第九电容器的第二端接地；所述第六电感器的第二端与所述第十五晶体管的第一端及所述第十九晶体管的第一端连接；所述第十九晶体管的第二端接地；所述第十三晶体管的第二端与所述第十五晶体管的第二端连接，并作为所述第三移相单元的输出端。7.根据权利要求6所述的数控移相器，其特征在于，所述第四移相单元包括第二十晶体管、第二十一晶体管、第二十二晶体管、第七电感器、第八电感器、第九电感器和第一电阻器；其中所述第二十晶体管的第一端与所述第七电感器的第一端及所述第三移相单元的输出端连接；所述第七电感器的第二端与所述第八电感器的第一端、所述第一电阻器的第一端及所述第二十一晶体管的第一端连接；所述第一电阻器的第二端与所述第二十一晶体管的第二端、所述第二十二晶体管的第一端和所述第九电感器的第一端连接；所述第二十二晶体管的第二端接地；所述第九电感器的第二端接地；所述第二十晶体管的第二端与所述第八电感器的连接，并作为所述第四移相单元的输出端。8.根据权利要求7所述的数控移相器，其特征在于，所述第五移相单元包括第二十三晶体管、第二十四晶体管、第二十五晶体管、第十电感器、第十一电感器、第十二电感器和第二电阻器；其中所述第二十三晶体管的第一端与所述第十电感器的第一端及所述第四移相单元的输出端连接；所述第十电感器的第二端与所述第十一电感器的第一端、所述第二电阻器的第一端及所述第二十四晶体管的第一端连接；所述第二电阻器的第二端与所述第二十四晶体管的第二端、所述第二十五晶体管的第一端及所述第十二电感器的第一端连接；所述第二十五晶体管的第二端与接地；所述第十二电感器的第二端接地；所述第二十三晶体管的第二端与所述第十一电感器的第二端连接，并作为所述第五移相单元的输出端。9.根据权利要求8所述的数控移相器，其特征在于，所述第六移相单元包括第二十六晶体管、第二十七晶体管、第二十八晶体管、第二十九
晶体管、第三十晶体管、第三十一晶体管、第三十二晶体管、第三十三晶体管、第五耦合电感、第六耦合电感、第十电容器、第十一电容器、第十二电容器、第十三电容器、第十三电感器和第十四电感器；其中所述第二十六晶体管的第一端与所述第二十八晶体管的第一端及所述第五移相单元的输出端连接；所述第二十六晶体管的第二端与所述第十电容器的第一端及所述第三十晶体管的第一端连接；所述第三十晶体管的第二端接地；所述第十电容器的第二端与所述第五耦合电感的第一端连接；所述第五耦合电感的第二端与所述第十一电容器的第一端连接；所述第五耦合电感的第三端与所述第十二电容器的第一端连接；所述第十二电容器的第二端接地；所述第十一电容器的第二端与所述第二十七晶体管的第一端及所述第三十一晶体管的第一端连接；所述第三十一晶体管的第二端接地；所述第二十八晶体管的第二端与所述第十三电感器的第一端及所述第三十二晶体管的第一端连接；所述第三十二晶体管的第二端接地；所述第十三电感器的第二端与所述第六耦合电感的第一端连接；所述第六耦合电感的第二端与所述第十四电感器的第一端连接；所述第六耦合电感的第三端与所述第十三电容器的第一端连接；所述第十三电容器的第二端接地；所述第十四电感器的第二端与所述第二十九晶体管的第一端及所述第三十三晶体管的第一端连接；所述第三十三晶体管的第二端接地；所述第二十六晶体管的第二端与所述第二十九晶体管的第二端连接，并作为所述第六移相单元的输出端。10.一种数控移相器的实现方法，其特征在于，利用多个串联的移相度数均不相同的移相单元，所述移相单元的工作状态包括移相和导通，通过选择任意一个或多个所述移相单元工作在移相状态时实现对输入信号进行移相。

技术总结
本发明实施例公开一种数控移相器及实现方法。在一具体实施方式中，该数控移相器包括包括多个串联的移相度数均不相同的移相单元，所述移相单元的工作状态包括移相和导通，用于选择任意一个或多个所述移相单元工作在移相状态时实现对输入信号进行不同度数的移相。该实施方式能够实现超高带宽，电路拓扑简单，设计及调试难度较低，同时电性能较同类产品高，包括插入损耗、移相精度、输入输出驻波和各态的附加衰减等指标均比同类产品高，电路尺寸较同类产品小，成本较同类产品低，有利于系统小型化及集成化。型化及集成化。型化及集成化。


技术研发人员：万祥 蔡琛 钟业奎 罗强 文晓敏
受保护的技术使用者：北京无线电测量研究所
技术研发日：2023.07.10
技术公布日：2023/9/22