存储芯片的测试方法、测试机台及存储介质与流程

1.本公开涉及半导体技术领域，尤其涉及一种存储芯片的测试方法、测试机台及存储介质。


背景技术：

2.目前，存储芯片在出厂前，需要对存储芯片进行老化测试，以消除存储芯片中的缺陷。当进行老化测试时，在直流应力(direct current stress，dc stress)下，需要对虚拟字线(dummy word line，dwl)执行开启和关闭的操作。但是，由于无法确定虚拟字线的电位是否可控，从而很可能影响老化测试的结果，导致存储芯片测试的可靠性差。


技术实现要素：

3.以下是对本公开详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。
4.本公开提供一种存储芯片的测试方法、测试机台及存储介质。
5.根据本公开实施例的第一方面，提供一种存储芯片的测试方法，所述存储芯片包括：
6.阵列排布的多个存储单元，其中，每个存储单元包括晶体管和与所述晶体管的第一端耦接的电容器；
7.多条位线，其中，每条位线与一行存储单元的晶体管的第二端耦接；
8.多条字线，其中，每条字线与一列存储单元的晶体管的控制端耦接；
9.至少一条虚拟字线，位于所述多条字线的至少一侧；
10.其中，所述至少一条虚拟字线中最靠近所述多条字线的虚拟字线作为目标虚拟字线，所述多条字线中最靠近所述目标虚拟字线的字线作为目标字线；
11.所述存储芯片的测试方法包括：
12.对所述目标字线对应的存储单元进行第一测试读操作，以得到第一测试失效率；
13.对所述目标字线对应的存储单元进行第二测试读操作和第三测试读操作至少之一，以得到第二测试失效率和第三测试失效率至少之一；以及
14.根据所述第一测试失效率与所述第二测试失效率和所述第三测试失效率至少之一，确定所述目标虚拟字线是否处于电位可控状态；
15.其中，所述第一测试读操作包括：
16.向所述目标字线对应的存储单元写入测试数据；以及
17.读取所述目标字线对应的存储单元的测试数据；其中，在所述目标字线的电位从关断电压向开启电压转变的阶段，所述目标虚拟字线保持浮置状态，或者，向所述目标虚拟字线施加电压，以预期使得所述目标虚拟字线的电位保持为固定电压；
18.其中，所述第二测试读操作和所述第一测试读操作的区别在于：在所述目标字线的电位从所述关断电压向所述开启电压转变的阶段，向所述目标虚拟字线施加电压，以预
期使得所述目标虚拟字线的电位变化方向与所述目标字线的电位变化方向相同；
19.所述第三测试读操作和所述第一测试读操作的区别在于：在所述目标字线的电位从所述关断电压向所述开启电压转变的阶段，向所述目标虚拟字线施加电压，以预期使得所述目标虚拟字线的电位变化方向与所述目标字线的电位变化方向相反。
20.根据本公开的一些实施例，所述存储芯片还包括：
21.多个感测放大器，分别与所述多条位线耦接；
22.其中，与正常读操作相比，在所述第一测试读操作中，提前控制所述感测放大器进入感测放大阶段，以使得读取所述目标字线对应的存储单元的测试数据时，出现部分测试数据读取失效。
23.根据本公开的一些实施例，在所述第二测试读操作和所述第三测试读操作至少之一中，提前控制所述感测放大器进入所述感测放大阶段的时间与所述第一测试读操作相同。
24.根据本公开的一些实施例，所述第一测试失效率的取值范围为7％-20％。
25.根据本公开的一些实施例，向所述目标字线对应的存储单元写入的所述测试数据均为高逻辑数据，或者，所述测试数据均为低逻辑数据。
26.根据本公开的一些实施例，在所述第一测试读操作中，在所述目标字线的电位从所述关断电压向所述开启电压转变的阶段，所述目标虚拟字线保持所述浮置状态；
27.在所述第二测试读操作中，在所述目标字线的电位从所述关断电压向所述开启电压转变的阶段，向所述目标虚拟字线施加电压，以预期使得所述目标虚拟字线的电位从所述关断电压向所述开启电压转变；
28.在所述第三测试读操作中，在所述目标字线的电位从所述关断电压向所述开启电压转变的阶段，向所述目标虚拟字线施加电压，以预期使得所述目标虚拟字线的电位从所述开启电压向所述关断电压转变。
29.根据本公开的一些实施例，在所述第一测试读操作中，在所述目标字线的电位从所述关断电压向所述开启电压转变的阶段，向所述目标虚拟字线施加电压，以预期使得所述目标虚拟字线的电位保持为所述固定电压，其中，所述固定电压为第一电压；
30.在所述第二测试读操作中，在所述目标字线的电位从所述关断电压向所述开启电压转变的阶段，向所述目标虚拟字线施加电压，以预期使得所述目标虚拟字线的电位从所述第一电压向第二电压转变，所述第二电压和所述第一电压的差值与所述开启电压和所述关断电压的差值符号相同；
31.在所述第三测试读操作中，在所述目标字线的电位从所述关断电压向所述开启电压转变的阶段，向所述目标虚拟字线施加电压，以预期使得所述目标虚拟字线的电位从所述第一电压向第三电压转变，所述第三电压和所述第一电压的差值与所述开启电压和所述关断电压的差值符号相反。
32.根据本公开的一些实施例，根据所述第一测试失效率与所述第二测试失效率和所述第三测试失效率至少之一，确定所述目标虚拟字线是否处于电位可控状态，包括：
33.若所述第一测试失效率大于所述第二测试失效率，和/或，所述第一测试失效率小于所述第三测试失效率，确定所述目标虚拟字线处于电位可控状态；
34.否则，确定所述目标虚拟字线处于电位不可控状态。
35.本公开的第二方面提供一种测试机台，所述测试机台包括：
36.处理器；
37.用于存储处理器可执行指令的存储器；
38.其中，所述处理器被配置为执行如上所述的存储芯片的测试方法。
39.根据本公开实施例的第三方面，提供一种非临时性计算机可读存储介质，当所述存储介质中的指令由测试机台的处理器执行时，使得测试机台能够执行如上所述的存储芯片的测试方法。
40.本公开实施例所提供的存储芯片的测试方法、测试机台及存储介质中，确定待测的目标虚拟字线以及与目标虚拟字线对应的目标字线。对目标字线对应的存储单元进行第一测试读操作，以在目标虚拟字线不对目标字线的开启速度产生影响的情况下，得到第一测试失效率。对目标字线对应的存储单元进行第二测试读操作和第三测试读操作至少之一，以在目标虚拟字线对目标字线的开启速度产生影响的情况下，得到第二测试失效率和第三测试失效率至少之一。根据第一测试失效率与第二测试失效率和第三测试失效率至少之一，确定目标虚拟字线是否处于电位可控状态。通过在目标虚拟字线是否对目标字线的开启速度产生影响的情况下，得到的第一测试失效率与第二测试失效率和第三测试失效率至少之一能够确定目标虚拟字线是否处于电位可控状态，从而提高了存储芯片测试的可靠性。
41.在阅读并理解了附图和详细描述后，可以明白其他方面。
附图说明
42.并入到说明书中并且构成说明书的一部分的附图示出了本公开的实施例，并且与描述一起用于解释本公开实施例的原理。在这些附图中，类似的附图标记用于表示类似的要素。下面描述中的附图是本公开的一些实施例，而不是全部实施例。对于本领域技术人员来讲，在不付出创造性劳动的前提下，可以根据这些附图获得其他的附图。
43.图1是根据一示例性实施例示出的一种字线与虚拟字线耦合的结构示意图；
44.图2是根据一示例性实施例示出的一种存储芯片的结构示意图；
45.图3是根据一示例性实施例示出的一种存储芯片的测试方法的流程图；
46.图4是根据一示例性实施例示出的一种电荷分享电压的示意图；
47.图5是根据一示例性实施例示出的一种目标字线电压变化的时序图；
48.图6是根据另一示例性实施例示出的一种存储芯片的测试方法的流程图；
49.图7是根据一示例性实施例示出的一种测试机台的框图。
50.图中：wl、wl0、
…
wl7-字线；dwl、dwl0、dwl1-虚拟字线；bl0、
…
bl7-位线；cc-耦合电容；cs-电容器；t-晶体管；100-测试机台；101-处理器；102-存储器。
具体实施方式
51.为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例中的附图，对公开实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本公开一部分实施例，而不是全部的实施例。基于本公开中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本公开保护的范围。需要说明的
是，在不冲突的情况下，本公开中的实施例及实施例中的特征可以相互任意组合。
52.目前，存储芯片在出厂前，需要对存储芯片进行老化测试，以消除存储芯片中的缺陷。当进行老化测试时，在直流应力下，需要对虚拟字线执行开启和关闭的操作。虚拟字线为设置在存储芯片中存储阵列边缘的不起实际存储作用的布线，虚拟字线可以围绕存储阵列设置，也可以设置为与存储阵列中的字线平行。由于虚拟字线可能未与存储单元耦接，无法以读写虚拟字线对应的存储单元中的测试数据的方式，来确定虚拟字线是否处于电位可控状态。由于无法确定虚拟字线的电位是否可控，影响了老化测试的结果，导致存储芯片测试的可靠性差。
53.基于此，本公开提供了一种存储芯片的测试方法，在对目标虚拟字线执行不同的操作下，使目标虚拟字线对目标字线的开启速度产生不同的影响，得到不同影响下的第一测试失效率与第二测试失效率和第三测试失效率至少之一。根据第一测试失效率与第二测试失效率和第三测试失效率至少之一，能够确定目标虚拟字线是否能够对目标字线的开启速度产生影响，从而确定目标虚拟字线是否处于电位可控状态。由于可以确定目标虚拟字线的电位是否可控，在直流应力下能够对虚拟字线执行开启和关闭的操作，从而提高了存储芯片测试的可靠性。
54.为便于理解，首先对本公开中的虚拟字线对字线的开启速度产生影响的原理进行说明。如图1所示，虚拟字线dwl与字线wl之间彼此耦合，产生的耦合电容cc耦接于虚拟字线dwl与字线wl之间。当字线wl的电位由关断电压向开启电压转变时，若将虚拟字线dwl的电位保持不变，字线wl的电位变化速度不变从而保持字线wl的开启速度不变。根据米勒效应(miller effect)可知，在耦合电容cc的作用下，当字线wl的电位由关断电压向开启电压转变(字线wl的电位逐渐增加)时，若将虚拟字线dwl的电位逐渐增加，字线wl的电位变化速度增加从而提高了字线wl的开启速度。当字线wl的电位由关断电压向开启电压转变(字线wl的电位逐渐增加)时，若将虚拟字线dwl的电位逐渐减小，字线wl的电位变化速度减小从而降低了字线wl的开启速度。
55.本公开示例性的实施例中提供一种存储芯片。如图2所示，图2示出了根据本公开一示例性的实施例提供的存储芯片的结构示意图，存储芯片包括阵列排布的多个存储单元、多条位线、多条字线和至少一条虚拟字线。每个存储单元包括晶体管t和与晶体管t的第一端耦接的电容器cs。每条位线与一行存储单元的晶体管t的第二端耦接，例如图2中的位线bl0
…
位线bl7。每条字线与一列存储单元的晶体管的控制端耦接，例如图2中的字线wl0
…
字线wl7。至少一条虚拟字线位于多条字线的至少一侧，例如图2中的虚拟字线dwl0和虚拟字线dwl1。图中位线、字线和虚拟字线的数量仅为示例。在对存储芯片的虚拟字线进行测试的过程中，至少一条虚拟字线中最靠近多条字线的虚拟字线作为目标虚拟字线(即待测的虚拟字线)，多条字线中最靠近目标虚拟字线的字线作为目标字线。其中，至少一条虚拟字线中最靠近多条字线的虚拟字线作为目标虚拟字线是指，在至少一条虚拟字线中，目标虚拟字线与多条字线相邻且与多条字线之间的距离最小。即，目标虚拟字线为虚拟字线dwl0。多条字线中最靠近目标虚拟字线的字线作为目标字线是指，目标字线与目标虚拟字线相邻，且相比于其他字线而言，目标字线与目标虚拟字线的距离最小。即，目标字线为wl0。因此，目标虚拟字线dwl0与目标字线wl0之间彼此耦合。
56.本公开示例性的实施例中提供一种存储芯片的测试方法，该存储芯片的测试方法
可应用于测试机台。如图3所示，图3示出了根据本公开一示例性的实施例提供的存储芯片的测试方法的流程图，包括：
57.s100、对目标字线对应的存储单元进行第一测试读操作，以得到第一测试失效率。
58.s200、对目标字线对应的存储单元进行第二测试读操作和第三测试读操作至少之一，以得到第二测试失效率和第三测试失效率至少之一。
59.s300、根据第一测试失效率与第二测试失效率和第三测试失效率至少之一，确定目标虚拟字线是否处于电位可控状态。
60.第一测试读操作包括：
61.向目标字线对应的存储单元写入测试数据。
62.读取目标字线对应的存储单元的测试数据。
63.其中，在第一测试读操作的读取目标字线对应的存储单元的测试数据的过程中，在目标字线的电位从关断电压向开启电压转变的阶段，目标虚拟字线保持浮置状态。或者，向目标虚拟字线施加电压，以预期使得目标虚拟字线的电位保持为固定电压。
64.第二测试读操作包括：
65.向目标字线对应的存储单元写入测试数据。
66.读取目标字线对应的存储单元的测试数据。
67.其中，第二测试读操作和第一测试读操作的区别在于：在第二测试读操作的读取目标字线对应的存储单元的测试数据的过程中，在目标字线的电位从关断电压向开启电压转变的阶段，向目标虚拟字线施加电压，以预期使得目标虚拟字线的电位变化方向与目标字线的电位变化方向相同。
68.第三测试读操作包括：
69.向目标字线对应的存储单元写入测试数据。
70.读取目标字线对应的存储单元的测试数据。
71.其中，第三测试读操作和第一测试读操作以及第二测试读操作的区别在于：在第三测试读操作的读取目标字线对应的存储单元的测试数据的过程中，在目标字线的电位从关断电压向开启电压转变的阶段，向目标虚拟字线施加电压，以预期使得目标虚拟字线的电位变化方向与目标字线的电位变化方向相反。
72.本实施例中，确定待测的目标虚拟字线以及与目标虚拟字线对应的目标字线。对目标字线对应的存储单元进行第一测试读操作，以在目标虚拟字线不对目标字线的开启速度产生影响的情况下，得到第一测试失效率。对目标字线对应的存储单元进行第二测试读操作和第三测试读操作至少之一，以在目标虚拟字线对目标字线的开启速度产生影响的情况下，得到第二测试失效率和第三测试失效率至少之一。根据第一测试失效率与第二测试失效率和第三测试失效率至少之一，确定目标虚拟字线是否处于电位可控状态。通过在目标虚拟字线是否对目标字线的开启速度产生影响的情况下，得到的第一测试失效率与第二测试失效率和第三测试失效率至少之一能够确定目标虚拟字线是否处于电位可控状态，从而提高了存储芯片测试的可靠性。
73.示例性地，第一测试失效率、第二测试失效率和第三测试失效率是指，读取的目标字线对应的存储单元的测试数据，与向目标字线对应的存储单元写入的测试数据相比，不相同的测试数据的数量占测试数据总数量的比率。
74.示例性地，开启电压可以为vpp(例如3v)，关断电压可以为vkk(例如-0.2v)。
75.示例性地，如图4所示，图4示例性地示出了存储芯片的测试方法中电荷分享电压的示意图。第二测试读操作中的电荷分享电压多于第一测试读操作中的电荷分享电压，第一测试读操作中的电荷分享电压多于第三测试读操作中的电荷分享电压。其中，u1表示第一测试读操作的电荷分享电压，u2表示第二测试读操作的电荷分享电压，u3表示第三测试读操作的电荷分享电压。
76.在本公开提供的一些示例性的实施例中，存储芯片还包括多个感测放大器。多个感测放大器分别与多条位线耦接。
77.其中，与正常读操作相比，在第一测试读操作中，提前控制感测放大器进入感测放大阶段，以使得读取目标字线对应的存储单元的测试数据时，出现部分测试数据读取失效。测试数据读取失效是指，读取的测试数据与写入的测试数据不同。
78.本实施例中，在第一测试读操作中，通过控制感测放大器进入感测放大阶段，缩短电荷分享阶段的时间。由于电荷分享阶段的时间减少，使部分测试数据读取失效。通过在第一测试读操作中使部分测试数据读取失效，以在第二测试读操作和第三测试读操作能够改变测试数据读取失效的比率，从而确定目标虚拟字线是否能够影响字线的开启速度。通过确定目标虚拟字线是否能够影响字线的开启速度，确定目标虚拟字线是否处于电位可控状态，从而提高了存储芯片测试的可靠性。
79.在本公开提供的一些示例性的实施例中，在第二测试读操作和第三测试读操作至少之一中，提前控制感测放大器进入感测放大阶段的时间与第一测试读操作相同。
80.本实施例中，通过在第二测试读操作和第三测试读操作至少之一中，将感测放大器进入感测放大阶段的时间设置为与第一测试读操作相同，以第一测试失效率作为参考。若目标虚拟字线无法对目标字线的开启速度产生影响，在消除误差的情况下，第二测试失效率和/或第三测试失效率与第一测试失效率相同。若目标虚拟字线能够对目标字线的开启速度产生影响，第二测试失效率和/或第三测试失效率与第一测试失效率不同。通过在第二测试读操作和第三测试读操作至少之一对进入感测放大阶段的时间进行设置，使第二测试失效率和/或第三测试失效率能够与第一测试失效率进行比较，从而提高了目标虚拟字线电位可控状态确定的可靠性。
81.示例性地，如图5所示，图5示出了根据本公开一示例性的实施例提供的目标字线电压变化的时序图。读取目标字线对应的存储单元的测试数据的过程，包括预充电阶段、电荷分享阶段和感测放大阶段。对于正常读操作而言，电荷分享阶段持续的时间为第一预设时间，以使存储单元中的电荷能够完全分享到对应的位线。对于第一测试读操作、第二测试读操作和第三测试读操作而言，电荷分享阶段持续的时间为第二预设时间。由于第二预设时间小于第一预设时间，在第一测试读操作中，存储单元中的电荷无法完全分享到对应的位线。由于存储单元中的电荷无法完全分享到对应的位线，部分存储单元中的测试数据会出现读取失效的情况。在第二测试读操作中，由于目标虚拟字线的电位变化方向与目标字线的电位变化方向相同，目标字线的开启速度增加。在第三测试读操作中，由于目标虚拟字线的电位变化方向与目标字线的电位变化方向相反，目标字线的开启速度减小。其中，wl1表示正常读操作和第一测试读操作中目标字线的电压曲线。wl2表示第二测试读操作中目标字线的电压曲线。wl3表示第三测试读操作中目标字线的电压曲线。0～t0为预充电阶段，
t0～t1为第一测试读操作、第二测试读操作和第三测试读操作的电荷分享阶段，t0～t2为正常读操作的电荷分享阶段，t1～t3为第一测试读操作、第二测试读操作和第三测试读操作的感测放大阶段，t2～t4为正常读操作的感测放大阶段。t2与t1的时间差为第一测试读操作、第二测试读操作和第三测试读操作相较于正常读操作，感测放大器提前进入感测放大阶段的时间。
82.示例性地，在第一测试读操作中，由于存储单元中的电荷无法完全分享到对应的位线，部分存储单元中的测试数据会出现读取失效的情况。利用第一测试读操作的部分存储单元中的测试数据读取失效的特点，通过在目标字线的电位从关断电压向开启电压转变的阶段，使目标虚拟字线的电位变化方向与目标字线的电位变化方向相同或不同来改变目标字线的开启速度。通过改变目标字线的开启速度，使电荷分享的时间发生变化，从而影响测试数据读取失效的比率。
83.在本公开提供的一些示例性的实施例中，第一测试失效率的取值范围为7％-20％。
84.本实施例中，通过将第一测试失效率的取值范围设置为7％-20％，避免第一测试失效率过低或过高，导致目标虚拟字线对目标字线的影响小而无法从第二测试失效率和/或第三测试失效率中体现。由于第一测试失效率的取值范围能够使第二测试失效率和/或第三测试失效率体现目标虚拟字线对目标字线产生的影响，从而提高了目标虚拟字线电位可控状态确定的可靠性。
85.示例性地，第一测试失效率可以通过控制感测放大器进入感测放大阶段的时间(即电荷分享阶段的时间)进行设置。若第一测试失效率较小，可以增加提前进入感测放大阶段的时间。若第一测试失效率较大，可以减小提前进入感测放大阶段的时间。
86.在本公开提供的一些示例性的实施例中，向目标字线对应的存储单元写入的测试数据均为高逻辑数据。
87.本实施例中，由于向目标字线对应的存储单元写入的测试数据均为高逻辑数据，测试数据写入的方式简单能够降低写入的时间，从而提高了存储芯片测试的效率。同时，由于写入的测试数据均为高逻辑数据，便于确定第一测试失效率、第二测试失效率和第三测试失效率，从而降低了存储芯片测试的复杂性。
88.在本公开提供的一些示例性的实施例中，向目标字线对应的存储单元写入的测试数据均为低逻辑数据。
89.本实施例中，由于向目标字线对应的存储单元写入的测试数据均为低逻辑数据，测试数据写入的方式简单能够降低写入的时间，从而提高了存储芯片测试的效率。同时，由于写入的测试数据均为低逻辑数据，便于确定第一测试失效率、第二测试失效率和第三测试失效率，从而降低了存储芯片测试的复杂性。
90.可以理解的是，向目标字线对应的存储单元写入的测试数据也可以部分为高逻辑数据，部分为低逻辑数据。
91.在本公开提供的一些示例性的实施例中，在第一测试读操作中，在目标字线的电位从关断电压向开启电压转变的阶段，目标虚拟字线保持浮置状态。
92.在第二测试读操作中，在目标字线的电位从关断电压向开启电压转变的阶段，向目标虚拟字线施加电压，以预期使得目标虚拟字线的电位从关断电压向开启电压转变。
93.在第三测试读操作中，在目标字线的电位从关断电压向开启电压转变的阶段，向目标虚拟字线施加电压，以预期使得目标虚拟字线的电位从开启电压向关断电压转变。
94.本实施例中，在第一测试读操作中，将目标虚拟字线保持浮置状态，不对目标字线的电位变化速度产生影响。在第二测试读操作中，将目标虚拟字线的电位升高以与目标字线的电位变化方向相同，加快目标字线的电位变化速度以减小目标字线开启的延时时间。在第三测试读操作中，将目标虚拟字线的电位降低以与目标字线的电位变化方向相反，减慢目标字线的电位变化速度以增加目标字线开启的延时时间。通过在第一测试读操作、第二测试读操作和第三测试读操作中，使目标虚拟字线的电位变化方向均不同以确定目标虚拟字线是否能够对目标字线的电位变化速度产生影响，从而提高了目标虚拟字线测试的可靠性。
95.在本公开提供的一些示例性的实施例中，在第一测试读操作中，在目标字线的电位从关断电压向开启电压转变的阶段，向目标虚拟字线施加电压，以预期使得目标虚拟字线的电位保持为固定电压，其中，固定电压为第一电压。
96.在第二测试读操作中，在目标字线的电位从关断电压向开启电压转变的阶段，向目标虚拟字线施加电压，以预期使得目标虚拟字线的电位从第一电压向第二电压转变，第二电压和第一电压的差值与开启电压和关断电压的差值符号相同。
97.在第三测试读操作中，在目标字线的电位从关断电压向开启电压转变的阶段，向目标虚拟字线施加电压，以预期使得目标虚拟字线的电位从第一电压向第三电压转变，第三电压和第一电压的差值与开启电压和关断电压的差值符号相反。
98.本实施例中，在第一测试读操作中，将目标虚拟字线保持为固定的第一电压，不对目标字线的电位变化速度产生影响。在第二测试读操作中，将目标虚拟字线的电位升高以与目标字线的电位变化方向相同，加快目标字线的电位变化速度以减小目标字线开启的延时时间。在第三测试读操作中，将目标虚拟字线的电位降低以与目标字线的电位变化方向相反，减慢目标字线的电位变化速度以增加目标字线开启的延时时间。通过在第一测试读操作、第二测试读操作和第三测试读操作中，使目标虚拟字线的电位变化方向均不同以确定目标虚拟字线是否能够对目标字线的电位变化速度产生影响，从而提高了目标虚拟字线测试的可靠性。
99.示例性地，第二电压可以为开启电压，第三电压可以为关闭电压，第一电压可以为开启电压和关闭电压的平均电压。
100.在本公开提供的一些示例性的实施例中，步骤s300中，可以根据第一测试失效率与第二测试失效率，确定目标虚拟字线是否处于电位可控状态，其包括：
101.若第一测试失效率大于第二测试失效率，确定目标虚拟字线处于电位可控状态。
102.否则，确定目标虚拟字线处于电位不可控状态。
103.本实施例中，由于在第一测试读操作中，在目标字线的电位从关断电压向开启电压转变的阶段，目标虚拟字线的电位保持不变。在第二测试读操作中，在目标字线的电位从关断电压向开启电压转变的阶段，目标虚拟字线的电位变化方向与目标字线的电位变化方向相同加快了目标字线开启的速度。若目标虚拟字线的电位可控，由于目标虚拟字线的电位变化加快了目标字线开启的速度，读取失效的测试数据减少使第二测试失效率小于第一测试失效率。若目标虚拟字线的电位不可控，由于目标虚拟字线的电位变化无法加快目标
字线开启的速度，读取失效的测试数据不变无法使第二测试失效率小于第一测试失效率。通过比较第一测试失效率和第二测试失效率，能够确定目标虚拟字线是否处于电位可控状态，从而降低了存储芯片测试的复杂性。
104.在本公开提供的一些示例性的实施例中，步骤s300中，可以根据第一测试失效率与第三测试失效率至少之一，确定目标虚拟字线是否处于电位可控状态，其包括：
105.若第一测试失效率小于第三测试失效率，确定目标虚拟字线处于电位可控状态。
106.否则，确定目标虚拟字线处于电位不可控状态。
107.本实施例中，由于在第一测试读操作中，在目标字线的电位从关断电压向开启电压转变的阶段，目标虚拟字线的电位保持不变。在第三测试读操作中，在目标字线的电位从关断电压向开启电压转变的阶段，目标虚拟字线的电位变化方向与目标字线的电位变化方向相反减慢了目标字线开启的速度。若目标虚拟字线的电位可控，由于目标虚拟字线的电位变化减慢了目标字线开启的速度，读取失效的测试数据增加使第三测试失效率大于第一测试失效率。若目标虚拟字线的电位不可控，由于目标虚拟字线的电位变化无法减慢目标字线开启的速度，读取失效的测试数据不变无法使第三测试失效率大于第一测试失效率。通过比较第一测试失效率和第三测试失效率，能够确定目标虚拟字线是否处于电位可控状态，从而降低了存储芯片测试的复杂性。
108.在本公开提供的一些示例性的实施例中，步骤s300中的根据第一测试失效率与第二测试失效率和第三测试失效率至，确定目标虚拟字线是否处于电位可控状态，其包括：
109.若第一测试失效率大于第二测试失效率且小于第三测试失效率，确定目标虚拟字线处于电位可控状态。
110.否则，确定目标虚拟字线处于电位不可控状态。
111.本实施例中，由于在第一测试读操作中，在目标字线的电位从关断电压向开启电压转变的阶段，目标虚拟字线的电位保持不变。在第二测试读操作中，在目标字线的电位从关断电压向开启电压转变的阶段，目标虚拟字线的电位变化方向与目标字线的电位变化方向相同加快了目标字线开启的速度。若目标虚拟字线的电位可控，由于目标虚拟字线的电位变化加快了目标字线开启的速度，读取失效的测试数据减少使第二测试失效率小于第一测试失效率。若目标虚拟字线的电位不可控，由于目标虚拟字线的电位变化无法加快目标字线开启的速度，读取失效的测试数据不变无法使第二测试失效率小于第一测试失效率。在第三测试读操作中，在目标字线的电位从关断电压向开启电压转变的阶段，目标虚拟字线的电位变化方向与目标字线的电位变化方向相反减慢了目标字线开启的速度。若目标虚拟字线的电位可控，由于目标虚拟字线的电位变化减慢了目标字线开启的速度，读取失效的测试数据增加使第三测试失效率大于第一测试失效率。若目标虚拟字线的电位不可控，由于目标虚拟字线的电位变化无法减慢目标字线开启的速度，读取失效的测试数据不变无法使第三测试失效率大于第一测试失效率。通过比较第一测试失效率、第二测试失效率和第三测试失效率，能够确定目标虚拟字线是否处于电位可控状态，从而降低了存储芯片测试的复杂性。
112.在本公开提供的一些示例性的实施例中，如图6所示，存储芯片的测试方法包括：
113.s400、向目标字线对应的存储单元写入测试数据。
114.s410、将目标虚拟字线设置为浮置状态。
115.s420、开启目标字线。
116.s430、在开启目标字线的过程中，保持目标虚拟字线的浮置状态。
117.s440、读取目标字线对应的存储单元的测试数据，得到第一测试失效率。
118.s450、将目标虚拟字线的电位设置为第一电压。
119.s460、再次向目标字线对应的存储单元写入测试数据。
120.s470、再次开启目标字线。
121.s480、在再次开启目标字线的过程中，将目标虚拟字线的电位设置为第二电压。
122.s490、读取目标字线对应的存储单元的测试数据，得到第二测试失效率。
123.s500、将目标虚拟字线的电位设置为第二电压。
124.s510、再一次向目标字线对应的存储单元写入测试数据。
125.s520、再一次开启目标字线。
126.s530、在再一次开启目标字线的过程中，将目标虚拟字线的电位设置为第一电压。
127.s540、读取目标字线对应的存储单元的测试数据，得到第三测试失效率。
128.s550、当第一测试失效率大于第二测试失效率且小于第三测试失效率时，确定目标虚拟字线处于电位可控状态。
129.s560、当第一测试失效率大于或等于第二测试失效率和/或第一测试失效率小于或等于第三测试失效率时，确定目标虚拟字线处于电位不可控状态。
130.本实施例中，当进行第一测试读操作时，在开启目标字线的过程中，保持目标虚拟字线的浮置状态使目标字线的开启速度不受目标虚拟字线的影响。当进行第二测试读操作时，在开启目标字线的过程中，将目标虚拟字线的电位升高加快目标字线的开启速度。当进行第三测试读操作时，在开启目标字线的过程中，将目标虚拟字线的电位降低减慢目标字线的开启速度。若目标虚拟字线处于电位可控状态，则在第二测试读操作和第三测试读操作中，目标字线的开启速度受到影响而使第二测试失效率变小且第三测试失效率变大。若目标虚拟字线处于电位不可控状态，则在第二测试读操作和第三测试读操作中，目标字线的开启速度不受到影响。根据第一测试失效率、第二测试失效率和第三测试失效率，确定目标虚拟字线是否处于电位可控状态。通过在目标虚拟字线是否对目标字线的开启速度产生影响的情况下，得到的第一测试失效率、第二测试失效率和第三测试失效率能够确定目标虚拟字线是否处于电位可控状态，从而提高了存储芯片测试的可靠性。
131.图7是根据一示例性实施例示出的一种测试机台100的框图。例如，测试机台100可以被提供为终端设备。参照图7，测试机台100包括处理器101，处理器的个数可以根据需要设置为一个或者多个。测试机台100还包括存储器102，用于存储可由处理器101的执行的指令，例如应用程序。存储器的个数可以根据需要设置一个或者多个。其存储的应用程序可以为一个或者多个。处理器101被配置为执行指令，以执行上述方法。
132.本领域技术人员应明白，本公开的实施例可提供为方法、装置(设备)、或计算机程序产品。因此，本公开可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本公开可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质上实施的计算机程序产品的形式。计算机存储介质包括在用于存储信息(诸如计算机可读指令、数据结构、程序模块或其他数据)的任何方法或技术中实施的易失性和非易失性、可移除和不可移除介质,包括但不限于ram、rom、eeprom、闪存或其他存储器
技术、cd-rom、数字多功能盘(dvd)或其他光盘存储、磁盒、磁带、磁盘存储或其他磁存储装置、或者可以用于存储期望的信息并且可以被计算机访问的任何其他的介质等。此外，本领域技术人员公知的是，通信介质通常包含计算机可读指令、数据结构、程序模块或者诸如载波或其他传输机制之类的调制数据信号中的其他数据，并且可包括任何信息递送介质。
133.在示例性实施例中，提供了一种包括指令的非临时性计算机可读存储介质，例如包括指令的存储器102，上述指令可由装置400的处理器101执行以完成上述方法。例如，所述非临时性计算机可读存储介质可以是rom、随机存取存储器(ram)、cd-rom、磁带、软盘和光数据存储设备等。
134.当所述存储介质中的指令由测试机台的处理器执行时，使得测试机台能够执行如上所述的存储芯片的测试方法。
135.本公开是参照根据本公开实施例的方法、装置(设备)和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。
136.这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。
137.这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。
138.在本公开中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括
……”
限定的要素，并不排除在包括所述要素的物品或者设备中还存在另外的相同要素。
139.尽管已描述了本公开的优选实施例，但本领域技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本公开范围的所有变更和修改。
140.显然，本领域技术人员可以对本公开进行各种改动和变型而不脱离本公开的精神和范围。这样，倘若本公开的这些修改和变型属于本公开权利要求及其等同技术的范围之内，则本公开的意图也包含这些改动和变型在内。

技术特征：
1.一种存储芯片的测试方法，其特征在于，所述存储芯片包括：阵列排布的多个存储单元，其中，每个存储单元包括晶体管和与所述晶体管的第一端耦接的电容器；多条位线，其中，每条位线与一行存储单元的晶体管的第二端耦接；多条字线，其中，每条字线与一列存储单元的晶体管的控制端耦接；至少一条虚拟字线，位于所述多条字线的至少一侧；其中，所述至少一条虚拟字线中最靠近所述多条字线的虚拟字线作为目标虚拟字线，所述多条字线中最靠近所述目标虚拟字线的字线作为目标字线；所述存储芯片的测试方法包括：对所述目标字线对应的存储单元进行第一测试读操作，以得到第一测试失效率；对所述目标字线对应的存储单元进行第二测试读操作和第三测试读操作至少之一，以得到第二测试失效率和第三测试失效率至少之一；以及根据所述第一测试失效率与所述第二测试失效率和所述第三测试失效率至少之一，确定所述目标虚拟字线是否处于电位可控状态；其中，所述第一测试读操作包括：向所述目标字线对应的存储单元写入测试数据；以及读取所述目标字线对应的存储单元的测试数据；其中，在所述目标字线的电位从关断电压向开启电压转变的阶段，所述目标虚拟字线保持浮置状态，或者，向所述目标虚拟字线施加电压，以预期使得所述目标虚拟字线的电位保持为固定电压；其中，所述第二测试读操作和所述第一测试读操作的区别在于：在所述目标字线的电位从所述关断电压向所述开启电压转变的阶段，向所述目标虚拟字线施加电压，以预期使得所述目标虚拟字线的电位变化方向与所述目标字线的电位变化方向相同；所述第三测试读操作和所述第一测试读操作的区别在于：在所述目标字线的电位从所述关断电压向所述开启电压转变的阶段，向所述目标虚拟字线施加电压，以预期使得所述目标虚拟字线的电位变化方向与所述目标字线的电位变化方向相反。2.根据权利要求1所述的存储芯片的测试方法，其特征在于，所述存储芯片还包括：多个感测放大器，分别与所述多条位线耦接；其中，与正常读操作相比，在所述第一测试读操作中，提前控制所述感测放大器进入感测放大阶段，以使得读取所述目标字线对应的存储单元的测试数据时，出现部分测试数据读取失效。3.根据权利要求2所述的存储芯片的测试方法，其特征在于，在所述第二测试读操作和所述第三测试读操作至少之一中，提前控制所述感测放大器进入所述感测放大阶段的时间与所述第一测试读操作相同。4.根据权利要求1所述的存储芯片的测试方法，其特征在于，所述第一测试失效率的取值范围为7％-20％。5.根据权利要求1所述的存储芯片的测试方法，其特征在于，向所述目标字线对应的存储单元写入的所述测试数据均为高逻辑数据，或者，所述测试数据均为低逻辑数据。6.根据权利要求1所述的存储芯片的测试方法，其特征在于，在所述第一测试读操作中，在所述目标字线的电位从所述关断电压向所述开启电压转变的阶段，所述目标虚拟字
线保持所述浮置状态；在所述第二测试读操作中，在所述目标字线的电位从所述关断电压向所述开启电压转变的阶段，向所述目标虚拟字线施加电压，以预期使得所述目标虚拟字线的电位从所述关断电压向所述开启电压转变；在所述第三测试读操作中，在所述目标字线的电位从所述关断电压向所述开启电压转变的阶段，向所述目标虚拟字线施加电压，以预期使得所述目标虚拟字线的电位从所述开启电压向所述关断电压转变。7.根据权利要求1所述的存储芯片的测试方法，其特征在于，在所述第一测试读操作中，在所述目标字线的电位从所述关断电压向所述开启电压转变的阶段，向所述目标虚拟字线施加电压，以预期使得所述目标虚拟字线的电位保持为所述固定电压，其中，所述固定电压为第一电压；在所述第二测试读操作中，在所述目标字线的电位从所述关断电压向所述开启电压转变的阶段，向所述目标虚拟字线施加电压，以预期使得所述目标虚拟字线的电位从所述第一电压向第二电压转变，所述第二电压和所述第一电压的差值与所述开启电压和所述关断电压的差值符号相同；在所述第三测试读操作中，在所述目标字线的电位从所述关断电压向所述开启电压转变的阶段，向所述目标虚拟字线施加电压，以预期使得所述目标虚拟字线的电位从所述第一电压向第三电压转变，所述第三电压和所述第一电压的差值与所述开启电压和所述关断电压的差值符号相反。8.根据权利要求1至7任一项所述的存储芯片的测试方法，其特征在于，根据所述第一测试失效率与所述第二测试失效率和所述第三测试失效率至少之一，确定所述目标虚拟字线是否处于电位可控状态，包括：若所述第一测试失效率大于所述第二测试失效率，和/或，所述第一测试失效率小于所述第三测试失效率，确定所述目标虚拟字线处于电位可控状态；否则，确定所述目标虚拟字线处于电位不可控状态。9.一种测试机台，其特征在于，所述测试机台包括：处理器；用于存储处理器可执行指令的存储器；其中，所述处理器被配置为执行如权利要求1至8任一项所述的存储芯片的测试方法。10.一种非临时性计算机可读存储介质，其特征在于，当所述存储介质中的指令由测试机台的处理器执行时，使得所述测试机台能够执行如权利要求1至8任一项所述的存储芯片的测试方法。

技术总结
本公开提供一种存储芯片的测试方法、测试机台及存储介质。测试方法包括：对目标字线对应的存储单元进行第一测试读操作，得到第一测试失效率；对目标字线对应的存储单元进行第二测试读操作和第三测试读操作至少之一，得到第二测试失效率和第三测试失效率至少之一；根据第一测试失效率与第二测试失效率和第三测试失效率至少之一，确定目标虚拟字线是否处于电位可控状态；第一测试读操作包括：在目标字线开启的阶段，使目标虚拟字线的电位保持为固定电压；第二测试读操作包括：在目标字线开启的阶段，使目标虚拟字线与目标字线的电位变化方向相同；第三测试读操作包括：在目标字线开启的阶段，使目标虚拟字线与目标字线的电位变化方向相反。方向相反。方向相反。


技术研发人员：杨杰
受保护的技术使用者：长鑫科技集团股份有限公司
技术研发日：2023.07.20
技术公布日：2023/9/22