存储芯片、存储芯片的地址写入方法和测试方法与流程

1.本公开涉及存储器技术领域，尤其涉及一种存储芯片、一种存储芯片的地址写入方法和一种测试方法。


背景技术：

2.cp(chip probing)指的是晶圆测试。cp测试在整个存储芯片制作流程中处于晶圆制造和封装之间，晶圆(wafer)制作完成之后，成千上万的裸die(未封装的存储芯片)规则的分布满整个wafer。由于尚未进行划片封装，存储芯片的焊盘pad全部裸露在外，这些极微小的pad需要通过更细的探针(probe)来与测试机台(tester)连接。
3.随着芯片的die size越来越小，如果wafer的尺寸不变或变化很小，其上分布的芯片数量则越来越多，相应地，需要与探针连接的焊盘pad 的数量也越来越多，而由于测试设备的探针数量有限，导致测试设备的并行测试效率受到影响。
4.需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。


技术实现要素：

5.本公开的目的在于提供一种存储芯片、存储芯片的地址写入方法和测试方法，至少在一定程度上克服由于相关技术中由于测试设备的探针数量有限，导致测试设备的并行测试效率受到影响的问题。
6.本公开的其他特性和优点将通过下面的详细描述变得显然，或部分地通过本公开的实践而习得。
7.根据本公开的一个方面，提供一种存储芯片，包括：多个地址pin，所述多个地址pin中的一个被配置为在一个时钟周期内复用，以接收两位地址信息；双边采样电路，与所述地址pin电连接，所述双边采样电路被配置为在一个所述时钟周期内触发两次地址采样操作，以采集所述两位地址信息。
8.在本公开的一个实施例中，所述双边采样电路包括：第一寄存模块，与所述地址pin电连接；第二寄存模块，与所述地址pin电连接；其中，所述两位地址信息包括第一地址信息和第二地址信息，在一个所述时钟周期内，通过复用一个所述地址pin接收所述第一地址信息和所述第二地址信息，由所述第一寄存模块寄存所述第一地址信息，由所述第二寄存模块寄存所述第二地址信息。
9.在本公开的一个实施例中，还包括：时钟pin，分别与所述第一寄存模块以及所述第二寄存模块电连接，所述时钟pin用于向所述第一寄存模块以及所述第二寄存模块传输具有所述时钟周期的时钟信号。
10.在本公开的一个实施例中，所述第一寄存模块为第一d类型触发器，所述地址pin与所述第一d类型触发器的第一数据输入端电连接，所述时钟pin与所述第一d类型触发器的第一时钟信号输入端电连接；所述第二寄存模块为第二d类型触发器，所述地址pin与所
述第二d类型触发器的第二数据输入端电连接，所述时钟pin与所述第二d类型触发器的第二时钟信号输入端电连接，其中，所述第一d类型触发器在所述时钟信号的上升边沿触发读取所述第一地址信息，所述第二d类型触发器在所述时钟信号的下降边沿触发读取所述第二地址信息。
11.在本公开的一个实施例中，所述双边采样电路还包括：第一接收器，所述第一接收器的输入端与所述地址pin电连接，所述第一接收器的输出端分别连接至所述第一数据输入端，以及所述第二数据输入端；第二接收器，所述第二接收器的输入端与所述时钟pin电连接，所述第二接收器的输出端分别连接至所述第一时钟信号输入端，以及所述第二时钟信号输入端。
12.在本公开的一个实施例中，所述地址pin的数量为n/2个，n/2个所述焊盘用于读取n位所述地址信息。
13.根据本公开的另一个方面，提供一种存储芯片的地址写入方法，所述存储芯片设置有电连接的多个地址pin和双边采样电路，写入方法包括：在一个时钟周期内，所述多个地址pin中的一个被配置为复用以接收两位地址信息，以由所述地址pin将所述两位地址信息传输至所述双边采样电路；在一个所述时钟周期内，所述双边采样电路响应于双边触发操作，采集所述两位地址信息。
14.在本公开的一个实施例中，所述两位地址信息包括第一地址信息和第二地址信息，所述存储芯片还包括时钟pin，所述在一个时钟周期内，所述双边采样电路响应于双边触发操作，采集所述两位地址信息，具体包括：所述双边采样电路包括第一d类型触发器和第二d类型触发器，向所述时钟pin输入具有所述时钟周期的时钟信号；在一个所述时钟周期内，所述第一d类型触发器在所述时钟信号的上升沿触发，以采集所述第一地址信息，所述第二d类型触发器在所述时钟信号的下降沿触发，以采集所述第二地址信息。
15.在本公开的一个实施例中，所述地址信息为n位地址信息，所述在一个所述时钟周期内，所述双边采样电路响应于双边触发操作，采集所述两位地址信息，还包括：在具有所述时钟周期的时钟信号的上升沿采集所述 n位地址信息的前半部分，在所述时钟信号的下降沿采集所述n位地址信息的后半部分；或在所述时钟信号的上升沿采集所述n位地址信息的奇数位信息，在所述时钟信号的下降沿采集所述n位地址信息的偶数位信息。
16.根据本公开的再一个方面，提供一种测试方法，包括：基于预设的测试流程对晶圆进行测试；其中，所述晶圆包括多个上述任一项实施例所述的存储芯片。
17.本公开的实施例所提供的存储芯片以及相关的地址写入方法与测试方法，通过在存储芯片中设置双边采样电路，双边采样电路与地址pin电连接，以由双边采样电路实现在一个时钟周期内触发两次地址采样操作，以采集多位地址信息中的两位地址信息，结合对地址pin的复用，实现了由一个地址pin采集两位地址信息，与相关技术中一个地址pin只采集一位信息的方式，能够在不改变地址写入时序的前提下减少存储芯片上的地址pin的布设数量，地址pin的减少，一方面，有利于芯片制程的优化，同时简化布线复杂度，另一方面，在cp测试时，由于地址pin的减小，测试时存储芯片所占用的探针数量也随之减少，相应地，有利于提高测试设备并行测试的存储芯片的数量，进而有利于提高测试设备并行cp 测试的能力。
18.应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不
能限制本公开。
附图说明
19.此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
20.图1示出本公开实施例中的存储芯片的示意框图；
21.图2示出本公开实施例中的一种晶圆的结构示意图；
22.图3示出相关技术中地址信息写入的时序示意图；
23.图4示出相关技术中一种存储芯片的地址pin的分布示意图；
24.图5示出本公开实施例中地址信息写入的时序示意图；
25.图6示出本公开实施例中一种存储芯片的地址pin的分布示意图；
26.图7示出本公开实施例中存储芯片中双边采样电路的示意简图；
27.图8示出本公开实施例中存储芯片中双边采样电路的结构示意图；
28.图9示出本公开实施例中一种存储芯片的地址写入方法的流程示意图。
具体实施方式
29.现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些实施方式使得本公开将更加全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施方式中。
30.此外，附图仅为本公开的示意性图解，并非一定是按比例绘制。图中相同的附图标记表示相同或类似的部分，因而将省略对它们的重复描述。附图中所示的一些方框图是功能实体，不一定必须与物理或逻辑上独立的实体相对应。可以采用软件形式来实现这些功能实体，或在一个或多个硬件模块或集成电路中实现这些功能实体，或在不同网络和/或处理器装置和/或微控制器装置中实现这些功能实体。
31.如图1所示，存储芯片10电性连接至电子装置。存储芯片10可以是电子装置的内置或外接存储设备。存储芯片10可以是易失性及非易失性存储器。易失性存储器需要电力来维持数据，例如包括随机存取存储器 (ram)、动态随机存取存储器(dram)及同步动态随机存取存储器 (sdram)等。非易失性存储器在断电时仍然能够维持储数据，例如包括 nand闪存、nor闪存、电可擦除可编程rom(eeprom)、相变随机存取存储器(pcram)、电阻式随机存取存储器(rram)及磁阻随机存取存储器(mram)等。
32.存储芯片上设置有多个地址引脚(即地址pin)、时钟信号引脚(即时钟pin)、数据引脚、供电引脚以及接地引脚等。
33.具体的，存储芯片10包括控制器100、存储阵列200、地址总线300、地址译码器400和数据缓冲器500，其中，地址总线300与地址pin连接，专门用于传输地址信息，地址总线的位数决定了芯片可直接寻址的内存空间大小，通常来说，n个地址pin对应于n位地址总线，可寻址空间的为2n，即n个地址信号对应的地址译码器400可译码的数量为2n。
34.如图2所示，晶圆wafer20上面规则地放着芯片裸晶(die)202，根据 die的具体面积，一片晶圆wafer上可以放数百数千甚至数万颗芯片die，一颗芯片最终做到终端产品上，一般需要经过芯片设计、晶圆制造、晶圆测试、封装、成品测试、板级封装等环节。
35.其中，cp(chip probing)指晶圆测试，cp测试在整个芯片制作流程中处于晶圆制造和封装之间，图2所示为晶圆制造环节产生的晶圆wafer，晶圆wafer20制作完成之后，成千上万的裸晶die(即未封装的芯片)规则的分布满整个wafer，由于尚未进行划片封装，芯片的焊盘(pad)或管脚(pin)2022全部裸露在外，这些极微小的管脚需要通过更细的探针probe 来与测试机台tester连接。
36.随着芯片工艺制程的发展，芯片的die size越来越小，相应地，在晶圆wafer20尺寸维持不变的情况下，一片晶圆wafer上分布的芯片die202 的数量越来越多，进而导致需要与探针连接的芯片管脚pin的数量也越来越多，而由于测试设备的探针数量有限，导致测试设备的并行测试效率受到影响。
37.相关技术中，将n位地址a《0:n-1》写入存储阵列的时序图如图3所示，基于图3可知，在每个时钟信号的上升沿进行地址信息的采样，因此读取n位地址需要n个地址pin，如图4所示。
38.为了减少地址pin数量，本公开的实施例提出了一种存储芯片，包括：电连接的多个地址pin和双边采样电路。
39.其中，多个地址pin被配置为复用接收地址信息。
40.具体地，对于一个地址pin，可以在一个时钟周期内被复用接收两位地址信息。
41.另外，本领域的技术人员能够理解的是，地址信息为n位，在n为偶数时，则地址pin的数量为n/2，在n为奇数时，则地址pin的数量为 n/2+1。
42.双边采样电路，与地址pin电连接，双边采样电路被配置为在一个时钟周期内触发两次地址采样操作，以采集两位地址信息。
43.具体地，双边采样电路接收时钟信号和用于写入地址信息的电平信号，通过分别在一个时钟信号周期内的两个边沿进行同一个地址pin上的地址芯片电平信号的采集，结合对地址pin的复用，实现了由一个地址pin 接收两位地址信息，以减少存储芯片上地址pin的数量。值得注意的是，地址总线300可能还会在下一个时钟信号周期继续接收地址信息，即是说，存储芯片10的一个完整地址可能大于n位，n位以上的地址信息将在下一个时钟周期写入，这取决于地址写入时序。
44.另外，本领域的技术人员还能够理解的是，在一种优选的实施方式中，同一个地址pin被复用的次数为一次，在其它允许的实施方式中，同一个地址pin被复用的次数也可以大于一次。
45.在该实施例中，通过在存储芯片中设置双边采样电路，双边采样电路与地址pin电连接，以由双边采样电路实现在一个时钟周期内触发两次地址采样操作，以采集多位地址信息中的两位地址信息，结合对地址pin 的复用，实现了由一个地址pin采集两位地址信息，与相关技术中一个地址pin指采集一位地址信息的方式，能够在不改变地址写入时序的前提下减少存储芯片上的地址pin的布设数量，地址pin的减少，一方面，有利于芯片制程的优化，同时简化布线复杂度，另一方面，在cp测试时，由于地址pin的减小，测试时存储芯片所占用的探针数量也随之减少，相应地，有利于提高测试设备并行测试的存储芯片的数量，
进而有利于提高测试设备并行cp测试的能力。
46.在本公开的一个实施例中，存储芯片包括电连接的多个地址pin和双边采样电路，双边采样电路包括：第一寄存模块，与地址pin电连接；第二寄存模块，与地址pin电连接；其中，两个地址信息包括第一地址信息和第二地址信息，在一个时钟周期内，通过复用一个地址pin接收第一地址信息和第二地址信息，由第一寄存模块寄存第一地址信息，由第二寄存模块寄存第二地址信息。
47.具体地，通过设置两级寄存模块，对一个时钟信号的两个边沿进行检测，以在检测到同一个时钟信号的两个边沿时，触发对地址pin输入电平的寄存操作，得到地址信息，其中，通过第一寄存模块寄存在一个时钟周期的时钟上沿到来时通过地址pin输入的电平，作为第一地址信息，通过第二寄存模块寄存在一个时钟周期的时钟下沿到来时通过地址pin输入的电平，作为第二地址信息，对应的时序图如图5所示，从而使存储芯片上的地址pin的数量由原来的n个减至n/2个，如图6所示。值得注意的是，图5和图6所示的实施方式中，每个地址pin在一个时钟周期内被复用以接收n位地址信息中的前半部分中的1位和后半部分中的1位，例如第一个地址pin复用以接收前半部分地址中的a《0》和后半部分地址中的a《n/2》，第二个地址pin复用以接收前半部分地址中的a《1》和后半部分地址中的a《n/2+1》
…
依次类推。但本发明并不局限于此，在其它实施方式中，还可以是其它复用方式，例如每个地址pin在一个时钟周期内被复用以接收n位地址信息中的奇数位和偶数位，例如第一个地址pin 复用以接收奇数位a《0》和偶数位a《1》，第二个地址pin复用以接收奇数位a《2》和偶数位a《3》
…
依次类推，第n/2个地址pin复用以接收奇数位a《n-2》和偶数位a《n-1》。
48.另外值得注意的是，地址总线300可能还会在下一个时钟信号周期继续接收地址信息，即是说，存储芯片10的一个完整地址可能大于n位， n位以上的地址信息将在下一个时钟周期写入，这取决于地址写入时序。
49.在前述实施例中，通过采用至少两个寄存模块构建双边采样电路，由于寄存模块基于边沿触发寄存操作，因此能够由第一寄存模块和第二寄存模块在一个时钟周期内分别基于上升边沿和下降边沿寄存两个地址信息，以保证地址信息寄存的可靠性。
50.具体地，在一个时钟周期内，在上升边沿和下降边沿，可以复用一个地址pin连续接收第一地址信息和第二地址信息。或
51.在一个时钟周期内，在上升边沿通过一个地址pin接收第一地址信息，在下降边沿通过另一个地址pin接收第二地址信息。
52.在本公开的一个实施例中，存储芯片包括多个地址pin和时钟pin，地址pin与时钟pin分别和双边采样电路电连接，具体地，时钟pin分别与第一寄存模块以及第二寄存模块电连接，时钟pin用于向第一寄存模块以及第二寄存模块传输具有时钟周期的时钟信号。
53.地址pin与时钟pin分别和双边采样电路电连接，具体为耦接，即非非直连的电连接方式。
54.在该实施例中，存储芯片上还设置由时钟pin，以由时钟pin接收输入的时钟信号，结合地址pin输入的地址信息，实现基于时序的一个时钟周期内的两个地址信息的写入。
55.如图7所示，在pad上，时钟脉冲边沿作用下的状态刷新称为触发，具有这种特性的存储单元电路称为触发器，d类型触发器，即dff，指在时钟边沿触发捕获d端数据的触发器，在本公开的一个实施例中，第一寄存模块为第一d类型触发器dff702，第二寄存模块为第二
d类型触发器 dff704，即双边采样电路包括第一d类型触发器和第二d类型触发器。
56.其中，第一d类型触发器和第二d类型触发器中的一个用于在上升沿触发，另一个用于在下降沿触发。
57.如图8所示，作为一种双边采样电路的实现方式，每个地址pin与第一d类型触发器dff1的第一数据输入端d1电连接，时钟pin与第一d 类型触发器dff1的第一时钟信号输入端c1电连接；地址pin还与第二d类型触发器dff2的第二数据输入端d2电连接，时钟pin与第二d类型触发器dff2的第二时钟信号输入端c2电连接，其中，第一d类型触发器dff1在时钟信号的上升边沿触发读取第一地址信息a《n/2-1：0》中的1个，第二d类型触发器dff2在时钟信号的下降边沿触发读取第二地址信息a《n-1：n/2》中的1个，具体地，地址pin具有n/2个，在使用 n/2个地址pin中的n/2个dff1接收a《n/2-1：0》后，复用n/2个地址 pin，使用n/2个地址pin中的n/2个dff2接收a《n-1：n/2》，以完成 n位地址信息a《n-1：0》的写入。
58.如图8所示，在本公开的一个实施例中，双边采样电路还包括：第一接收器rcv1，第一接收器rcv1的输入端与地址pin电连接，第一接收器rcv1的输出端分别连接至第一数据输入端d1，以及第二数据输入端 d2；第二接收器，第二接收器的输入端与时钟pin电连接，第二接收器的输出端分别连接至第一时钟信号输入端c1，以及第二时钟信号输入端 c2。需要说明的是，每个地址pin对应一对dff1和dff2。在图8所示的实施方式中，每对dff1和dff2分别寄存a《n/2-1：0》中的一个和 a《n-1：n/2》中的一个。在另一实施方式中，每对dff1和dff2分别寄存n位地址信息中相邻的两个位，其中每个dff1寄存奇数位，每个dff2 寄存偶数位。
59.具体地，用于写入地址信息的外部设备与地址pin以及时钟pin电连接，地址信息通过地址pin进入芯片内部，先经过rcv1，然后输入至 n/2个dff1的第一数据输入端d1和n/2个dff2的第二数据输入端d2，时钟信号通过时钟pin输入到芯片内部，先经过rcv2，然后输入至n/2 个dff1的时钟信号输入端c1和n/2个dff2的时钟信号输入端c2。
60.dff1在时钟信号的上升沿触发，以寄存n位地址信息的前半部分并锁存，dff2在时钟信号的下降沿触发，以寄存n位地址信息的后半部分并锁存。在其它实施方式中，dff1在时钟信号的上升沿触发，以寄存n 位地址信息的奇数位并锁存，dff2在时钟信号的下降沿触发，以寄存n 位地址信息的偶数位并锁存。
61.在本公开的一个实施例中，作为一种优选且常用的实施方式，n位偶数，地址pin的数量为n/2个，n/2个焊盘用于读取n位地址信息。
62.在本公开的一个实施例中，作为另一种优选实施方式，n为奇数，地址pin的数量为(n+1)/2个，(n+1)/2个焊盘用于读取n位地址信息。
63.如图9所示，根据本公开的实施例的存储芯片的地址写入方法，存储芯片设置有电连接的地址pin和双边采样电路，写入方法包括：
64.步骤s902，在一个时钟周期内，多个地址pin中的一个被配置为复用以接收两位地址信息，以由地址pin将两位地址信息传输至双边采样电路。
65.步骤s904，在一个时钟周期内，双边采样电路响应于双边触发操作，采集两位地址信息。
66.在该实施例中，通过在存储芯片中设置双边采样电路，双边采样电路与每个地址pin电连接，以由双边采样电路实现在一个时钟周期内触发两次地址采样操作，以采集多位
地址信息中的两位地址信息，结合对地址 pin的复用，实现了由一个地址pin采集两位地址信息，与相关技术中一个地址pin指采集一个信息的方式，能够在不改变地址写入时序的前提下减少存储芯片上的地址pin的布设数量，地址pin的减少，一方面，有利于芯片制程的优化，同时简化布线复杂度，另一方面，在cp测试时，由于地址pin的减小，测试时存储芯片所占用的探针数量也随之减少，相应地，有利于提高测试设备并行测试的存储芯片的数量，进而有利于提高测试设备并行cp测试的能力。
67.在本公开的一个实施例中，存储芯片还包括时钟pin，在一个时钟周期内，双边采样电路响应于双边触发操作，采集两个地址信息，具体包括：双边采样电路包括第一d类型触发器和第二d类型触发器，向时钟pin 输入具有时钟周期的时钟信号；在一个周期内，第一d类型触发器在时钟信号的上升沿触发，以采集第一地址信息，第二d类型触发器在时钟信号的下降沿触发，以采集第二地址信息。
68.在该实施例中，通过采用至少两个寄存模块构建双边采样电路，由于寄存模块基于边沿触发寄存操作，因此能够由第一寄存模块和第二寄存模块在一个时钟周期内分别基于上升边沿和下降边沿寄存两个地址信息，以保证地址信息寄存的可靠性。
69.在本公开的一个实施例中，地址信息为n位地址信息，在一个时钟周期内，双边采样电路响应于双边触发操作，采集两位地址信息，还包括：在时钟信号的上升沿采集n位地址信息的前半部分，在时钟信号的下降沿采集n位地址信息的后半部分，在这种实施方式(如图5和图6所示) 中，每个地址pin在一个时钟周期内被复用以接收n位地址信息中的前半部分中的1位和后半部分中的1位，例如第一个地址pin复用以分别接收前半部分地址中的a《0》和后半部分地址中的a《n/2》，第二个地址 pin复用以接收前半部分地址中的a《1》和后半部分地址中的 a《n/2+1》
…
依次类推；或在时钟信号的上升沿采集n位地址信息的奇数位信息，在时钟信号的下降沿采集n位地址信息的偶数位信息，在这种实施方式中，每个地址pin在一个时钟周期内被复用以分别接收n位地址信息中的1个奇数位和1个偶数位，例如第一个地址pin复用以接收奇数位a《0》和偶数位a《1》，第二个地址pin复用以接收奇数位a《2》和偶数位a《3》
…
依次类推，第n/2个地址pin复用以接收奇数位a《n-2》和偶数位a《n-1》。
70.具体地，在一个时钟周期内，在上升边沿和下降边沿，可以复用一个地址pin连续接收第一地址信息和第二地址信息。
71.在该实施例中，作为地址pin的一种复用方式，存储芯片在时钟上升边缘通过n/2个地址pin读取前半部分地址信息，在时钟上升边沿通过复用相同的n/2个地址pin读取后半半部分地址信息，结合图5和图6所示，通过复用一个地址pin，在一个时钟周期的上升边沿，读取a《0》至 a《n/2-1》位的地址信息，在下降边沿，读取a《n/2》至a《n-1》位的地址信息。
72.作为地址pin的另一种复用方式，在一个时钟周期的上升边沿，通过 n/2个地址pin读取a《0》、a《2》
…
a《n-1》位(即奇数位)的地址信息，在下降边沿，通过复用相同的n/2个地址pin，读取a《1》、a《3》
…
73.a《n》位(即偶数位)的地址信息。这里是以n为偶数举例。
74.根据本公开的实施例的测试方法，包括：基于预设的测试流程对晶圆进行测试；其中，晶圆包括多个上述任一项实施例的存储芯片。
75.在该实施例中，通过在存储芯片中增加双边采样电路，以实现测试时对地址pin的复用，由于地址pin的数量与相关技术中相比能够减少一半，因此与存储芯片连接的测试探
针的数量也对应减少一半，从而能够增加测试设备并行测试的存储芯片的数量，以提升并行测试的效率。
76.需要注意的是，上述附图仅是根据本发明示例性实施例的方法所包括的处理的示意性说明，而不是限制目的。易于理解，上述附图所示的处理并不表明或限制这些处理的时间顺序。另外，也易于理解，这些处理可以是例如在多个模块中同步或异步执行的。
77.所属技术领域的技术人员能够理解，本发明的各个方面可以实现为系统、方法或程序产品。因此，本发明的各个方面可以具体实现为以下形式，即：完全的硬件实施方式、完全的软件实施方式(包括固件、微代码等)，或硬件和软件方面结合的实施方式，这里可以统称为“电路”、“模块”或“系统”。
78.本公开提供的存储芯片、存储芯片的地址写入方法和检测方法，通过在存储芯片中设置双边采样电路，双边采样电路与地址pin电连接，以由双边采样电路实现在一个时钟周期内触发两次地址采样操作，以采集多位地址信息中的两位地址信息，结合对地址pin的复用，实现了由一个地址 pin采集两位地址信息，与相关技术中一个地址pin指采集一个信息的方式，能够在不改变地址写入时序的前提下减少存储芯片上的地址pin的布设数量，地址pin的减少，一方面，有利于芯片制程的优化，同时简化布线复杂度，另一方面，在cp测试时，由于地址pin的减小，测试时存储芯片所占用的探针数量也随之减少，相应地，有利于提高测试设备并行测试的存储芯片的数量，进而有利于提高测试设备并行cp测试的能力。
79.在本技术中，术语“第一”、“第二”、“第三”仅用于描述的目的，而不能理解为指示或暗示相对重要性；术语“多个”则指两个或两个以上，除非另有明确的限定。术语“安装”、“相连”、“连接”、“固定”等术语均应做广义理解，例如，“连接”可以是固定连接，也可以是可拆卸连接，或一体地连接；“相连”可以是直接相连，也可以通过中间媒介间接相连。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本技术中的具体含义。
80.本技术的描述中，需要理解的是，术语“上”、“下”、“左”、“右”、“前”、“后”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本技术和简化描述，而不是指示或暗示所指的装置或单元必须具有特定的方向、以特定的方位构造和操作，因此，不能理解为对本技术的限制。
81.在本说明书的描述中，术语“一个实施例”、“一些实施例”、“具体实施例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或特点包含于本技术的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或实例。而且，描述的具体特征、结构、材料或特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
82.以上所述仅为本技术的优选实施例而已，并不用于限制本技术，对于本领域的技术人员来说，本技术可以有各种更改和变化。凡在本技术的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本技术的保护范围之内。
83.本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其它实施方案。本技术旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由所附的权利要求指出。

技术特征：
1.一种存储芯片，其特征在于，包括：多个地址pin，所述多个地址pin中的一个被配置为在一个时钟周期内复用，以接收两位地址信息；双边采样电路，与所述地址pin电连接，所述双边采样电路被配置为在一个所述时钟周期内触发两次地址采样操作，以采集所述两位地址信息。2.根据权利要求1所述的存储芯片，其特征在于，所述双边采样电路包括：第一寄存模块，与所述地址pin电连接；第二寄存模块，与所述地址pin电连接；其中，所述两位地址信息包括第一地址信息和第二地址信息，在一个所述时钟周期内，通过复用一个所述地址pin接收所述第一地址信息和所述第二地址信息，由所述第一寄存模块寄存所述第一地址信息，由所述第二寄存模块寄存所述第二地址信息。3.根据权利要求2所述的存储芯片，其特征在于，还包括：时钟pin，分别与所述第一寄存模块以及所述第二寄存模块电连接，所述时钟pin用于向所述第一寄存模块以及所述第二寄存模块传输具有所述时钟周期的时钟信号。4.根据权利要求3所述的存储芯片，其特征在于，所述第一寄存模块为第一d类型触发器，所述地址pin与所述第一d类型触发器的第一数据输入端电连接，所述时钟pin与所述第一d类型触发器的第一时钟信号输入端电连接；所述第二寄存模块为第二d类型触发器，所述地址pin与所述第二d类型触发器的第二数据输入端电连接，所述时钟pin与所述第二d类型触发器的第二时钟信号输入端电连接，其中，所述第一d类型触发器在所述时钟信号的上升边沿触发读取所述第一地址信息，所述第二d类型触发器在所述时钟信号的下降边沿触发读取所述第二地址信息。5.根据权利要求4所述的存储芯片，其特征在于，所述双边采样电路还包括：第一接收器，所述第一接收器的输入端与所述地址pin电连接，所述第一接收器的输出端分别连接至所述第一数据输入端，以及所述第二数据输入端；第二接收器，所述第二接收器的输入端与所述时钟pin电连接，所述第二接收器的输出端分别连接至所述第一时钟信号输入端，以及所述第二时钟信号输入端。6.根据权利要求1至5中任一项所述的存储芯片，其特征在于，所述地址pin的数量为n/2个，n/2个所述地址pin用于读取n位所述地址信息。7.一种存储芯片的地址写入方法，其特征在于，所述存储芯片设置有电连接的多个地址pin和双边采样电路，包括：在一个时钟周期内，所述多个地址pin中的一个被配置为复用以接收两位地址信息，以由所述地址pin将所述两位地址信息传输至所述双边采样电路；在一个所述时钟周期内，所述双边采样电路响应于双边触发操作，采集所述两位地址信息。8.根据权利要求7所述的存储芯片的地址写入方法，其特征在于，所述两位地址信息包括第一地址信息和第二地址信息，所述存储芯片还包括时钟pin，所述双边采样电路包括第一d类型触发器和第二d类型触发器，所述在一个所述时钟周期内，所述双边采样电路响应于双边触发操作，采集所述两位地址信息，具体包括：向所述时钟pin输入具有所述时钟周期的时钟信号；
在一个所述时钟周期内，所述第一d类型触发器在所述时钟信号的上升沿触发，以采集所述第一地址信息，所述第二d类型触发器在所述时钟信号的下降沿触发，以采集所述第二地址信息。9.根据权利要求7所述的存储芯片的地址写入方法，其特征在于，所述地址信息为n位地址信息，所述在一个所述时钟周期内，所述双边采样电路响应于双边触发操作，采集所述两位地址信息，还包括：在具有所述时钟周期的时钟信号的上升沿采集所述n位地址信息的前半部分，在所述时钟信号的下降沿采集所述n位地址信息的后半部分；或在所述时钟信号的上升沿采集所述n位地址信息的奇数位信息，在所述时钟信号的下降沿采集所述n位地址信息的偶数位信息。10.一种测试方法，其特征在于，包括：基于预设的测试流程对晶圆进行测试；其中，所述晶圆包括多个如权利要求1至6中任一项所述的存储芯片。

技术总结
本公开提供了一种存储芯片、存储芯片的地址写入方法和测试方法，涉及存储器技术领域。其中，存储芯片包括：地址PIN，所述多个地址PIN中的一个被配置为在一个时钟周期内复用，以接收两位地址信息；双边采样电路，与所述地址PIN电连接，所述双边采样电路被配置为在一个所述时钟周期内触发两次地址采样操作，以采集所述两位地址信息。通过本公开的技术方案，能够在不改变地址写入时序的前提下减少存储芯片上地址PIN的布设数量，由于地址PIN的减小，一方面，有利于芯片制程的优化，同时简化布线复杂度，另一方面，测试时存储芯片所占用的探针数量也随之减少，进而有利于提高测试设备并行CP测试的能力。测试的能力。测试的能力。


技术研发人员：李杨 支凡
受保护的技术使用者：上海格易电子有限公司
技术研发日：2022.03.16
技术公布日：2023/9/22