毛刺去除电路的制作方法

1.本技术涉及模拟集成电路领域，尤其涉及一种低延时的信号毛刺去除电路。


背景技术：

2.在芯片应用领域，集成电路器件之间的交互通信会使用到高速的传输协议，例如改进型集成电路总线(improved inter integrated circuit,i3c)接口。i3c传输总线的关键功能是最大程度地提高数据传输速度，同时保持集成电路器件的基本功能。但是在实际应用中，参与总线协议通信的集成电路器件会对总线信号产生噪声耦合或是地反弹(ground bounce)现象，这些干扰容易造成总线信号的抖动，引发不可控制的信号毛刺，从而使得集成电路器件的逻辑功能异常。由于此类毛刺信号的不可控性，现有技术中常见的抗毛刺(deglitch)电路需要使用足够多的电阻-电容滤波电路来去除这些信号毛刺。这些电阻-电容滤波电路会增加信号从输入到输出传输过程中的延时时间，对高速的传输协议所要求的高速低延时的数据传输规格造成了很大影响。


技术实现要素：

3.本技术提供了一种低延时的毛刺去除电路，在保证信号通路上的数据传输的正确性及完整性的同时，避免了因为毛刺去除而产生过长的时间延时。
4.根据本技术的实施例，毛刺去除电路包括第一信号边沿检测器、第二信号边沿检测器、锁存器以及控制信号产生器。第一信号边沿检测器，接收输入信号，根据第一控制信号被启动来检测所述输入信号的上升沿并产生第一检测结果。第二信号边沿检测器，接收所述输入信号，根据第二控制信号被启动来检测所述输入信号的下降沿并产生第二检测结果。锁存器，耦接所述第一信号边沿检测器以及所述第二信号边沿检测器，根据所述第一检测结果设定所产生的输出信号，根据所述第二检测结果以清除所产生的所述输出信号。控制信号产生器，屏蔽所述输入信号上的毛刺以产生处理后信号，根据所述处理后信号以产生所述第一控制信号以及所述第二控制信号。
5.本技术实施例的毛刺去除电路通过检测输入信号的上升沿以及下降沿来产生多个检测结果，并根据所产生的检测结果来产生输出信号。如此一来，毛刺去除电路可在低延时的情况下，通过有效的滤除掉输入信号上的毛刺来产生输出信号，维持信号传递的实时性，符合高速信号传递的规格需求。
附图说明
6.包含附图以便进一步理解本发明，且附图并入本说明书中并构成本说明书的一部分。附图说明本发明的实施例，并与描述一起用于解释本发明的原理。
7.图1为本技术一实施例的毛刺去除电路的示意图；
8.图2为本技术另一实施例的毛刺去除电路的电路示意图；
9.图3为本技术另一实施例的毛刺去除电路的电路示意图；
10.图4为本技术实施例的毛刺去除电路的信号波形图；
11.图5为本技术另一实施例的毛刺去除电路的电路示意图；
12.图6为本技术实施例的毛刺去除电路的信号波形图。
13.附图标号说明
14.100、200、300、500：毛刺去除电路；
15.111、112、211、212、311、312、511、512：信号边沿检测器；
16.120、220、320、520：控制信号产生器；
17.130、230、330：锁存器；
18.221、321、521：滤波器；
19.222、322、522：逻辑电路；
20.ad1、ad2：与门；
21.bf：缓冲器；
22.ck：时钟端；
23.d：数据端；
24.dff1、dff2：触发器；
25.ds1、ds2：检测结果；
26.in：输入信号；
27.inb：反相输入信号；
28.iv1～iv9：反相器；
29.n1、n2：信号；
30.no1、no2：或非门；
31.nd1、nd2:与非门；
32.out：输出信号；
33.pin：处理后信号；
34.q：输出端；
35.r：重置端；
36.rsta、rstb、ps、psb：控制信号；
37.t1～t4：时间区间；
38.tp1～tp3：时间点；
39.vdd：电源电压。
具体实施方式
40.现将详细地参考本发明的示范性实施例，示范性实施例的实例说明于附图中。只要有可能，相同元件符号在图式和描述中用来表示相同或相似部分。
41.请参照图1，图1为本技术一实施例的毛刺去除电路的示意图。毛刺去除电路100包括信号边沿检测器111、112、控制信号产生器120以及锁存器130。信号边沿检测器111接收输入信号in。信号边沿检测器111根据控制信号rsta被启动来检测输入信号in的上升沿并生成检测结果ds1。信号边沿检测器112同样接收输入信号in。信号边沿检测器112则根据控制信号rstb被启动来检测输入信号in的下降沿并生成检测结果ds2。在本实施例中，控制信
号rsta以及rstb可以是互为反相的信号，当信号边沿检测器111被启动时，信号边沿检测器112会被关闭；而当信号边沿检测器112被启动时，信号边沿检测器111会被关闭，即，信号边沿检测器111以及112并不会同时被启动。
42.锁存器130耦接信号边沿检测器111以及信号边沿检测器112。锁存器130可接收由信号边沿检测器111以及信号边沿检测器112所分别产生的检测结果ds1以及ds2。锁存器130可根据检测结果ds1以及ds2来产生输出信号out。具体地，锁存器130可根据检测结果ds1设定所产生的输出信号out，并根据检测结果ds2清除所产生的输出信号out。
43.控制信号产生器120耦接至信号边沿检测器111、112。控制信号产生器120通过屏蔽输入信号in上的毛刺产生处理后信号，并根据处理后信号产生控制信号rsta以及控制信号rstb。其中，基于输入信号in的屏蔽动作，控制信号产生器120可不根据输入信号in上的毛刺来进行反应，并可根据处理后信号(无毛刺)的逻辑值来产生控制信号rsta以及控制信号rstb。在一个实施例中，当处理后信号为逻辑值0时，控制信号产生器120产生可使信号边沿检测器111被启动的控制信号rsta。另外，在当处理后信号为逻辑值1时，控制信号产生器120产生可使信号边沿检测器112被启动的控制信号rstb。
44.由于检测结果ds1以及ds2是分别根据输入信号in发生上升沿以及下降沿的时间点所产生，因此，锁存器130在输入信号in发生上升沿的时间点，根据检测结果ds1来设定输出信号out，并使输出信号out为逻辑值1；并且，锁存器130在输入信号in发生下降沿的时间点，根据检测结果ds2来清除输出信号out，并使输出信号out为逻辑值0。
45.值得一提的，当输入信号in的上升沿附近产生下降脉冲波毛刺时，这个下降脉冲波可被屏蔽且不会出现在处理后信号中。因此，信号边沿检测器112不会被启动以产生检测结果ds2。也就是说，上述下降脉冲波毛刺不会影响输出信号out的逻辑值。相对的，当输入信号in的下降沿附近产生上升脉冲波毛刺时，这个上升脉冲波同样可被屏蔽且不会出现在处理后信号中。因此，信号边沿检测器111不会被启动以产生检测结果ds1。也就是说，上述上升脉冲波毛刺也不会影响输出信号out的逻辑值。
46.如此一来，毛刺去除电路100可有效地去除输入信号in上的毛刺，并快速的产生输出信号out，降低输出信号out与输入信号in间的时间延迟。
47.附带一提的，在当控制信号rsta为第一逻辑值且控制信号rstb为第二逻辑值时，信号边沿检测器111可被启动且信号边沿检测器112可被关闭。在当控制信号rsta为第二逻辑值且控制信号rstb为第一逻辑值时，信号边沿检测器112可被启动且信号边沿检测器111可被关闭。其中，第一逻辑值与第二逻辑值互补，且第一逻辑值可以为逻辑值0或逻辑值1，没有特别的限制。
48.请参照图2，图2为本技术另一实施例的毛刺去除电路的电路示意图。毛刺去除电路200包括信号边沿检测器211、212、控制信号产生器220以及锁存器230。信号边沿检测器211包括触发器dff1，其中触发器dff1可为d型触发器。触发器dff1具有数据端d、时钟端ck、重置端r以及输出端q。触发器dff1的重置端r接收控制信号rsta，触发器dff1的数据端d接收为第一逻辑值的电源电压vdd，触发器dff1的时钟端ck接收输入信号in，触发器dff1的输出端q产生检测结果ds1。
49.信号边沿检测器212则包括触发器dff2以及反相器iv2。其中触发器dff2可为d型触发器。触发器dff2具有数据端d、时钟端ck、重置端r以及输出端q。触发器dff2的重置端r
接收控制信号rstb，触发器dff2的数据端d接收为第一逻辑值的电源电压vdd，触发器dff2的时钟端ck接收反相输入信号inb，触发器dff2的输出端q产生检测结果ds2。反相器iv2则接收输入信号in，并用以产生反相输入信号inb。
50.在本实施例中，触发器dff1、dff2的数据端d所接收的第一逻辑值也可以不由电源电压vdd所提供，而可由电路中任意可产生的第一逻辑值的电路组件来提供，没有特定的限制。
51.在本实施例中，在当控制信号rsta为第一逻辑值(例如逻辑值1)时，触发器dff1可被启动。相对应的，控制信号rstb为第二逻辑值(例如逻辑值0)，并使触发器dff2处于被重置的状态而不被启动。相对的，在当控制信号rstb为第一逻辑值(例如逻辑值1)时，触发器dff2可被启动。相对应的，控制信号rsta为第二逻辑值(例如逻辑值0)，并使触发器dff1处于被重置的状态而不被启动。
52.触发器dff1用以在输入信号in发生上升沿的时间点被触发，并根据数据端上的第一逻辑值来产生检测结果ds1。触发器dff2则用以在输入信号in发生下降沿的时间点被触发，并根据数据端上的第一逻辑值来产生检测结果ds2。此外，在当控制信号rsta使触发器dff1不被启动时，触发器dff1可产生为第二逻辑值的检测结果ds1，同理，在当控制信号rstb使触发器dff2不被启动时，触发器dff2可产生为第二逻辑值的检测结果ds2。
53.锁存器230包括或非门no1、no2以及反相器iv1。或非门no1、no2耦接成sr锁存器(sr-latch)的电路态样。或非门no1接收检测结果ds1、信号n2以及控制信号psb来产生信号n1。或非门no2则接收检测结果ds2以及信号n1来产生信号n2。反相器iv1接收信号n1，并产生输出信号out。其中，在当检测结果ds1为逻辑值1时(控制信号psb以及检测结果ds2均为逻辑值0)，输出信号out可以被设定为逻辑值1。接着，若检测结果ds1为逻辑值0，且检测结果ds2变更为逻辑值1时，输出信号out可以被清除为逻辑值0。
54.控制信号产生器220包括滤波器221以及逻辑电路222。逻辑电路222则包括反相器iv3～iv5、与门ad1以及与门ad2。滤波器221用以接收输入信号in，并屏蔽输入信号in上的毛刺以产生处理后信号pin。反相器iv3、iv4依序串接在滤波器221以及与门ad1间。与门ad1接收反相器iv4输出端的信号以及控制信号ps(即外部重置输入信号)，并产生控制信号rstb。与门ad2则接收反相器iv3输出端的信号以及控制信号ps，并产生控制信号rsta。其中，控制信号ps可以为电路系统的上电重置信号(power on resetsignal)。反相器iv5则接收控制信号ps，并产生控制信号psb。
55.在本实施例中，滤波器221可以为任意形式的电阻-电容滤波器，没有特定的限制。滤波器221可用以屏蔽输入信号in中宽度小于15奈秒的毛刺以产生处理后信号pin。
56.以下请参照图3，图3为本技术另一实施例的毛刺去除电路的电路示意图。毛刺去除电路300包括信号边沿检测器311、312、控制信号产生器320以及锁存器330。控制信号产生器320则包括滤波器321以及逻辑电路322。毛刺去除电路300大致上与毛刺去除电路200相同，相同的部分在此不多赘述。而与图2实施例不相同的，本实施例的锁存器330中还包括反相器iv6～iv9。其中偶数个反相器iv6～iv7串接在信号边沿检测器311与或非门no1间。偶数个反相器iv8～iv9串接在信号边沿检测器312与或非门no2间。
57.值得一提的，在本实施例中，串接在信号边沿检测器311与或非门no1间的反相器iv6～iv7的数量为两个。而在其他实施例中，串接在信号边沿检测器311与或非门no1间的
反相器的数量可以为任意偶数个，没有一定的限制。相同的，串接在信号边沿检测器312与或非门no2间的反相器iv8～iv9的数量为两个。而在其他实施例中，串接在信号边沿检测器312与或非门no2间的反相器的数量可以为任意偶数个，没有一定的限制。
58.以下请同步参照图3以及图4，其中图4为本技术实施例的毛刺去除电路的信号波形图。其中在初始状态下，控制信号ps可以先为逻辑值0后为逻辑值1(控制信号psb则可以先为逻辑值1后为逻辑值0)，以此毛刺去除电路300完成初始化动作。接着，在输入信号in为逻辑值0的条件下，控制信号rsta、rstb可分别为逻辑值1以及逻辑值0。
59.在时间点tp1，输入信号in由逻辑值0变更为逻辑值1，信号边沿检测器311为被启动的状态，并可检测到输入信号in的上升沿，并对应产生检测结果ds1。值得注意的，在时间区间t1后的时间区间t2中，输入信号in出现下降脉冲波的毛刺，但由于此时信号边沿检测器312不被启动。因此，此时输入信号in发生的下降沿不会反映在检测结果ds2上。
60.基于输入信号in的转态动作(逻辑值0变更为逻辑值1)，锁存器信号330可对应检测结果ds1以产生分别为逻辑值0以及逻辑值1的信号n1、n2，并使输出信号out被设定为逻辑值1。
61.在时间点tp2，对应输入信号in的转态，控制信号产生器320使控制信号rsta变更为逻辑值0，并使控制信号rstb变更为逻辑值1。接着，在时间点tp3，输入信号in由逻辑值1变更为逻辑值0，信号边沿检测器312为被启动的状态，并可检测到输入信号in的下降沿，并对应产生检测结果ds2。值得注意的，在时间区间t3后的时间区间t4中，输入信号in出现上升脉冲波的毛刺，但由于此时信号边沿检测器311不被启动。因此，此时输入信号in发生的上升沿不会反映在检测结果ds1上。
62.基于输入信号in的转态动作(逻辑值1变更为逻辑值0)，锁存器信号330可对应检测结果ds2以产生分别为逻辑值1以及逻辑值0的信号n1、n2，并使输出信号out被清除为逻辑值0。
63.由上述说明不难得知，通过毛刺去除电路300的动作，输入信号in上的毛刺可有效的被消除。并且，输出信号out与输入信号in间的时间延迟也可以有效的被缩小，提升信号传递的实时性以及准确性。
64.请参照图5，图5为本技术另一实施例的毛刺去除电路的电路示意图。毛刺去除电路500包括信号边沿检测器511、512、控制信号产生器520以及锁存器530。控制信号产生器520则包括滤波器521以及逻辑电路522。毛刺去除电路500大致上与毛刺去除电路300相同，相同的部分在此不多赘述。而与图3实施例不相同的，本实施例的锁存器530包括反相器iv6、iv8、与非门nd1、nd2以及缓冲器bf。
65.其中，反相器iv6设置在信号边沿检测器511以及与非门nd1间，反相器iv8设置在信号边沿检测器512以及与非门nd2间。反相器iv6以及iv8分别使检测结果ds1、ds2反相。与非门nd1、与非门nd2以及缓冲器bf耦接成sr锁存器的电路态样，并根据检测结果ds1、ds2的反相产生输出信号out。与非门nd1的三输入端分别接收控制信号ps、信号n2以及检测结果ds1的反相。与非门nd2的二输入端则分别接收信号n1以及检测结果ds2的反相。与非门nd1、nd2分别产生信号n1、n2。
66.当检测结果ds1为逻辑值0且检测结果ds2为逻辑值1时，锁存器530可设定输出信号out为逻辑值1；当检测结果ds1为逻辑值1且检测结果ds2为逻辑值0时，锁存器530可清除
输出信号out为逻辑值0。
67.值得一提的，在本实施例中，串接在信号边沿检测器511与与非门nd1间的反相器iv6的数量为一个。而在其他实施例中，串接在信号边沿检测器511与与非门nd1间的反相器的数量可以为任意奇数个，没有一定的限制。串接在信号边沿检测器512与与非门nd2间的反相器iv8的数量为一个。而在其他实施例中，串接在信号边沿检测器512与与非门nd2间的反相器的数量可以为任意奇数个，没有一定的限制。
68.值得注意的，在本实施例中，锁存器530不需接收控制信号ps的反相信号(如图3中的控制信号psb)。因此，控制信号产生器522无需产生控制信号psb。
69.以下请同步参照图5以及图6，其中图6为本发明实施例的毛刺去除电路的波形图。其中在初始状态下，外部重置输入信号ps可以先为逻辑值0后为逻辑值1，以此毛刺去除电路300完成初始化动作。接着，在输入信号in为逻辑值0的条件下，控制信号rsta、rstb可分别为逻辑值1以及逻辑值0。
70.在时间点tp1，输入信号in由逻辑值0变更为逻辑值1，信号边沿检测器511为被启动的状态，并可检测到输入信号in的上升沿，并对应产生检测结果ds1。值得注意的，在时间区间t1后的时间区间t2中，输入信号in出现下降脉冲波的毛刺，但由于此时信号边沿检测器512不被启动。因此，此时输入信号in发生的下降沿不会反映在检测结果ds2上。
71.基于输入信号in的转态(或跳变)动作(逻辑值0变更为逻辑值1)，锁存器信号530可对应检测结果ds1以产生分别为逻辑值1以及逻辑值0的信号n1、n2，并使输出信号out被设定为逻辑值1。
72.在时间点tp2，对应输入信号in的转态，控制信号产生器520使控制信号rsta变更为逻辑值0，并使控制信号rstb变更为逻辑值1。接着，在时间点tp3，输入信号in由逻辑值1变更为逻辑值0，信号边沿检测器512为被启动的状态，并可检测到输入信号in的下降沿，并对应产生检测结果ds2。值得注意的，在时间区间t3后的时间区间t4中，输入信号in出现上升脉冲波的毛刺，但由于此时信号边沿检测器511不被启动。因此，此时输入信号in发生的上升沿不会反映在检测结果ds1上。
73.基于输入信号in的转态动作(逻辑值1变更为逻辑值0)，锁存器信号330可对应检测结果ds2产生分别为逻辑值0以及逻辑值1的信号n1、n2，并使输出信号out被清除为逻辑值0。
74.根据上述，本技术实施例的毛刺去除电路可通过输入信号的上升沿以及下降沿的检测动作，并快速的产生对应转态的输出信号，可有效减低输出信号以及输入信号间的时间延迟。另外，本技术实施例的毛刺去除电路通过二信号边沿检测器分别启动来执行输入信号的上升沿以及下降沿的检测动作，可消除输入信号的转态过程中所发生的毛刺对输出信号所产生的影响，有效消除输入信号的毛刺，可维持输出信号的准确度。
75.最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

技术特征：
1.一种毛刺去除电路，其特征在于，包括：第一信号边沿检测器，接收输入信号，并且根据第一控制信号被启动来检测所述输入信号的上升沿并生成第一检测结果；第二信号边沿检测器，接收所述输入信号，并且根据第二控制信号被启动来检测所述输入信号的下降沿并生成第二检测结果；锁存器，耦接所述第一信号边沿检测器以及所述第二信号边沿检测器，根据所述第一检测结果设定所产生的输出信号，根据所述第二检测结果清除所产生的所述输出信号；以及控制信号产生器，屏蔽所述输入信号上的毛刺以产生处理后信号，根据所述处理后信号以产生所述第一控制信号以及所述第二控制信号。2.根据权利要求1所述的毛刺去除电路，其特征在于，所述第一信号边沿检测器为第一触发器，所述第一触发器的重置端接收所述第一控制信号，所述第一触发器的数据端接收第一逻辑值，所述第一触发器的时钟端接收所述输入信号，所述第一触发器的输出端产生所述第一检测结果。3.根据权利要求2所述的毛刺去除电路，其特征在于，所述第二信号边沿检测器包括：反相器，接收所述输入信号，产生反相输入信号；以及第二触发器，所述第二触发器的重置端接收所述第二控制信号，所述第二触发器的数据端接收所述第一逻辑值，所述第二触发器的时钟端接收所述反相输入信号，所述第二触发器的输出端产生所述第二检测结果。4.根据权利要求3所述的毛刺去除电路，其特征在于，所述第一触发器以及所述第二触发器为d型触发器。5.根据权利要求1所述的毛刺去除电路，其特征在于，当所述第一控制信号为第一逻辑值时，所述第一信号边沿检测器被启动，当所述第一控制信号为第二逻辑值时，所述第一信号边沿检测器不被启动；当所述第二控制信号为所述第一逻辑值时，所述第二信号边沿检测器被启动，当所述第二控制信号为所述第二逻辑值时，所述第二信号边沿检测器不被启动，所述第一逻辑值与所述第二逻辑值不相同。6.根据权利要求1所述的毛刺去除电路，其特征在于，所述控制信号产生器包括：滤波器，用以接收所述输入信号，并屏蔽所述输入信号上的毛刺以产生所述处理后信号；以及逻辑电路，耦接所述滤波器，根据所述处理后信号以及外部重置输入信号进行逻辑运算以产生所述第一控制信号以及所述第二控制信号。7.根据权利要求6所述的毛刺去除电路，其特征在于，所述滤波器用以屏蔽所述输入信号中宽度小于15奈秒的毛刺以产生所述处理后信号。8.根据权利要求6所述的毛刺去除电路，其特征在于，所述滤波器为电阻-电容滤波器。9.根据权利要求6所述的毛刺去除电路，其特征在于，所述逻辑电路包括：第一反相器，接收所述处理后信号并产生第一信号；第二反相器，接收所述第一信号并产生第二信号；第三反相器，接收所述外部重置输入信号并产生第三控制信号；第一与门，接收所述第一信号以及所述外部重置输入信号，产生所述第一控制信号；以
及第二与门，接收所述第二信号以及所述外部重置输入信号，产生所述第二控制信号。10.根据权利要求9所述的毛刺去除电路，其特征在于，所述锁存器包括：第一或非门，根据所述第一检测结果、所述第三控制信号以及第三信号进行或非逻辑运算以产生第四信号；第二或非门，根据所述第二检测结果以及所述第四信号进行或非逻辑运算以产生所述第三信号；以及第四反相器，接收所述第四信号以产生所述输出信号。11.根据权利要求10所述的毛刺去除电路，其特征在于，所述锁存器还包括：偶数个第五反相器，串联耦接在所述第一信号边沿检测器与所述第一或非门间；以及偶数个第六反相器，串联耦接在所述第二信号边沿检测器与所述第二或非门间。12.根据权利要求6所述的毛刺去除电路，其特征在于，所述逻辑电路包括：第一反相器，接收所述处理后信号并产生第一信号；第二反相器，接收所述第一信号并产生第二信号；第一与门，接收所述第一信号以及所述外部重置输入信号，产生所述第一控制信号；以及第二与门，接收所述第二信号以及所述外部重置输入信号，产生所述第二控制信号。13.根据权利要求12所述的毛刺去除电路，其特征在于，所述锁存器包括：奇数个第三反相器，相互串联耦接，接收所述第一检测结果并产生第一反相检测结果；奇数个第四反相器，相互串联耦接，接收所述第二检测结果并产生第二反相检测结果；第一与非门，根据所述第一反相检测结果、所述外部重置输入信号以及第三信号进行与非逻辑运算以产生第四信号；第二与非门，根据所述第二反相检测结果以及所述第四信号进行与非逻辑运算以产生所述第三信号；以及缓冲器，接收所述第四信号以产生所述输出信号。

技术总结
本申请提供一种低延时的毛刺去除电路。毛刺去除电路包括第一信号边沿检测器、第二信号边沿检测器、锁存器以及控制信号产生器。第一信号边沿检测器根据第一控制信号被启动来检测输入信号的上升沿并产生第一检测结果。第二信号边沿检测器根据第二控制信号被启动来检测输入信号的下降沿并产生第二检测结果。锁存器根据第一检测结果以设定所产生的输出信号，根据第二检测结果以清除所产生的输出信号。控制信号产生器屏蔽输入信号上的毛刺以产生处理后信号，根据处理后信号以产生第一控制信号以及第二控制信号。以及第二控制信号。以及第二控制信号。


技术研发人员：权力 丁学欣 张亮 常仲元 顾宇非 江立新 严钢 胡宗杰
受保护的技术使用者：澜起电子科技（上海）有限公司
技术研发日：2022.03.17
技术公布日：2023/9/22