具有可调节电流源/宿以降低延迟对工艺和供电电压变化的灵敏度的基于反相器的延迟元件的制作方法

具有可调节电流源/宿以降低延迟对工艺和供电电压变化的灵敏度的基于反相器的延迟元件
1.相关申请的交叉引用
2.本专利申请要求于2021年3月5日提交并且转让给本技术的受让人的未决美国非临时申请第17/194,084号的优先权，该申请在此通过引用明确并入本技术，如同在下文中充分阐述并且用于所有适用目的一样。
技术领域
3.本公开的各方面总体上涉及信号延迟元件，并且具体地涉及具有可调节电流源/宿以降低或控制延迟对工艺和供电电压变化的灵敏度的基于反相器的延迟元件。


背景技术：

4.集成电路(ic)可以包括多个延迟元件以执行各种操作。例如，延迟元件可以用于使两个或更多个信号(诸如数据信号)与对应时钟信号时间对准，和/或反之亦然。延迟元件也可以用在诸如环形振荡器等振荡器中以生成时钟信号，该时钟信号可以是由顺序数据电路使用的基本周期性的定时信号。这样的延迟元件的性能在本公开中是感兴趣的。


技术实现要素：

5.以下呈现一个或多个实现的简化概述，以提供对这样的实现的基本理解。本概述不是所有预期实现的广泛概述，并且既不旨在标识所有实现的关键或基本元素，也不旨在界定任何或所有实现的范围。其唯一目的是以简化的形式呈现一个或多个实现的一些概念，作为稍后呈现的更详细描述的前奏。
6.本公开的一个方面涉及一种装置。该装置包括延迟元件，该延迟元件包括：包括耦合在一起并且被配置为接收第一控制电压的第一组栅极的第一组场效应晶体管(fet)；与第一组fet分别串联耦合在第一电压轨与第一节点之间的第二组fet，其中第二组fet包括被配置为分别接收一组互补选择信号的第二组栅极；第三组fet，其中第三组fet包括被配置为分别接收一组非互补选择信号的第三组栅极；与第三组fet分别串联耦合在第二节点与第二电压轨之间的第四组fet，其中第四组fet包括耦合在一起并且被配置为接收第二控制电压的第四组栅极；以及耦合在第一节点与第二节点之间的反相器，其中反相器包括被配置为接收输入信号的输入端和被配置为产生输出信号的输出端。
7.本公开的另一方面涉及一种方法。该方法包括确定与延迟元件相关联的处理速度或提供给延迟元件的供电电压，其中延迟元件包括串联耦合在第一电压轨与第二电压轨之间的电流源、反相器和电流宿；提供控制信号以基于处理速度或供电电压来设置电流源和电流宿的尺寸；以及向电流源和电流宿提供电流控制电压，以设置施加到反相器的输入端的输入信号与在反相器的输出端处产生的输出信号之间的延迟。
8.本公开的另一方面涉及一种装置。该装置包括用于确定与延迟元件相关联的处理速度或提供给延迟元件的供电电压的部件，其中延迟元件包括串联耦合在第一电压轨与第
二电压轨之间的电流源、反相器和电流宿；用于提供控制信号以基于处理速度或供电电压来设置电流源和电流宿的尺寸的部件；以及用于向电流源和电流宿提供电流控制电压，以设置施加到反相器的输入端的输入信号与在反相器的输出端处产生的输出信号之间的延迟的部件。
9.本公开的另一方面涉及一种无线通信设备。该无线通信设备包括存储器设备；耦合到存储器设备的存储器接口，其中存储器接口包括多个延迟元件，每个延迟元件包括：包括耦合在一起并且被配置为接收第一控制电压的第一组栅极的第一组场效应晶体管(fet)；与第一组fet分别串联耦合在第一电压轨与第一节点之间的第二组fet，其中第二组fet包括被配置为分别接收一组互补选择信号的第二组栅极；第三组fet，其中第三组fet包括被配置为分别接收一组非互补选择信号的第三组栅极；与第三组fet分别串联耦合在第二节点与第二电压轨之间的第四组fet，其中第四组fet包括耦合在一起并且被配置为接收第二控制电压的第四组栅极；以及耦合在第一节点与第二节点之间的反相器，其中反相器包括被配置为接收输入信号的输入端和被配置为产生输出信号的输出端。无线通信设备还可以包括耦合到存储器接口的至少一个数字信号处理核；耦合到至少一个数字信号处理核的收发器；以及耦合到收发器的至少一个天线。
10.为了实现上述和相关目的，一个或多个实现包括以下权利要求中充分描述和特别指出的特征。以下描述和附图详细阐述了一个或多个实现的某些说明性方面。然而，这些方面仅指示可以采用各种实现的原理的各种方式中的一些，并且描述实现旨在包括所有这样的方面及其等同方案。
附图说明
11.图1示出了根据本公开的一个方面的示例性的基于反相器的延迟元件的框图。
12.图2示出了根据本公开的另一方面的、描绘与基于反相器的延迟元件相关联的延迟与电流源/宿驱动之间的关系的曲线图。
13.图3示出了根据本公开的另一方面的另一示例性的基于反相器的延迟元件的示意图。
14.图4示出了根据本公开的另一方面的示例延迟线系统的框图/示意图。
15.图5示出了根据本公开的另一方面的另一示例延迟线系统的框图/示意图。
16.图6示出了根据本公开的另一方面的、采用一组基于反相器的延迟元件的示例双倍数据速率(ddr)存储器接口的框图。
17.图7示出了根据本公开的另一方面的示例时钟分配电路(cdc)的框图。
18.图8示出了根据本公开的另一方面的延迟信号的示例方法的流程图。
19.图9示出了根据本公开的另一方面的示例无线通信设备的框图。
具体实施方式
20.下面结合附图提出的详细描述旨在描述各种配置，而非旨在仅表示可以实践本文所述概念的配置。详细描述包括用于提供对各种概念的透彻理解的具体细节。然而，对于本领域技术人员来说很清楚的是，这些概念可以在没有这些具体细节的情况下实践。在某些情况下，公知的结构和组件以框图的形式示出，以避免混淆这样的概念。
21.图1示出了根据本公开的一个方面的基于反相器的延迟元件100(也称为电流匮乏反相器)的示意图。延迟元件100包括被配置为p沟道金属氧化物半导体场效应晶体管(pmos fet)m1的电流源、包括pmos fet m2和n沟道金属氧化半导体场效应管(nmos fet)m3的反相器110以及被配置为nmos fet m4的电流宿，这些全部串联耦合或连接在上部电压轨vdd与下部电压轨vss(例如，地)之间。
22.反相器110的pmos fet m2的栅极和nmos fet m3的栅极耦合在一起，并且用作延迟元件100的输入端，以接收要延迟的输入信号si。反相器110的pmos fet m2的漏极和nmos fet m3的漏极耦合在一起，并且用作延迟元件100的输出端，以产生作为输入信号的延迟版本的输出信号so。电流源pmos fet m1和电流宿nmos fet m2包括用于接收控制电压vbp和vbn以设置延迟元件100的特定延迟的栅极。
23.延迟元件100的延迟与上拉延迟(tup)与下拉延迟(tdown)之和相关。上拉延迟(tup)可以由以下关系式给出：
24.tup ＝ cl/iup ＝ cl/(m*μ
p
*(vth
p-vbp)2)
ꢀꢀꢀꢀ
等式1
25.其中cl是提供给延迟元件100的输出端的负载电容，iup是上拉电流，m是pmos fet m1的尺寸(例如，有效沟道宽度与沟道长度之比(w/l))，μ
p
是pmos fet m1中的载流子(空穴)的迁移率，vth
p
是pmos fet m1的阈值电压，并且vbp是施加到pmos fet m1的栅极的控制电压。替代地，pmos fet m1可以由并联耦合的多个pmos fet组成，每个pmos fet具有相同尺寸，并且m可以是指导通(激活)的pmos fet的数目。
26.类似地，下拉延迟(tdown)可以由以下关系式给出：
27.tdown ＝ cl/idown ＝ cl/(m*μn*(vbn-vthn)2)
ꢀꢀꢀ
等式2
28.其中cl是提供给延迟元件100的输出端的负载电容，idown是下拉电流，m是nmos fet m4的尺寸(w/l)，μn是nmos fet m4中的载流子(电子)的迁移率，vthn是nmos fet m4的阈值电压，并且vbn是施加到nmos fet m4的栅极的控制电压。替代地，nmos fet m4可以由并联耦合的多个nmos fet组成，每个nmos fet具有相同尺寸，并且m可以是指导通(激活)的nmos fet的数目。
29.考虑到tdown(以下解释也适用于tup)，并且假定fet m1和m4的尺寸基本相同(例如，在工艺公差内)，在其中负载电容cl相对较高并且载流子迁移率μn相对较低的慢速工艺拐点处，为了实现特定目标延迟tdown，根据等式2，栅极电压和阈值电压的差vbn-vthn可以相对较高。在其中负载电容cl相对较低并且载流子迁移率μn相对较高的快速工艺拐点处，为了实现相同目标延迟tdown，根据等式2，栅极电压和阈值电压的差vbn-vthn应当相对较低。栅极电压和阈值电压的差vbn-vth也可以称为对应fet的驱动。
30.图2示出了曲线图，其描绘了延迟元件100的延迟，与nmos fet m4的栅极控制电压与阈值电压之间的差vbn-vthn(驱动)之间的关系。y轴或纵轴表示以皮秒(ps)为单位的延迟，x轴或横轴表示nmos fet m4的栅极控制电压与阈值电压之间的电压差vbn-vthn(以毫伏(mv)为单位)。应当理解，pmos fet m1的阈值电压与栅极控制电压之间的电压差vth
p-vbp可以类似于电压差vbn-vthn(例如，使得tup基本等于tdown)。
31.实线图涉及具有m为12的相对较大的器件尺寸的相对较慢的工艺拐点，点划线图涉及具有m也为12的器件尺寸的相对较快的工艺拐点，并且大的虚线图涉及具有m为二(2)的较小器件尺寸的快速工艺拐点。在该示例中，延迟元件100的目标延迟是38ps，如水平的
小的虚线图所示，并且垂直的虚线图将目标延迟线映射到nmos fet m4的对应驱动(vbn-vthn)。
32.注意，在慢速工艺拐点(实线图)处，用于实现38ps的目标延迟的vbn-vthn约为425mv，并且慢速工艺拐点图在该区域处相对平坦，如表示图的斜率的粗线所示；这表示，延迟对阈值电压vthn变化的灵敏度相对较小。
33.另一方面，在快速工艺拐点/大的m(点划线图)处，用于实现38ps的延迟的vbn-vthn约为80mv，并且快速工艺拐点/大的m图在该区域具有相对较高的斜率，如对应粗斜率线所示；这表示，延迟对阈值电压vthn变化的灵敏度相对较高。
34.因此，vbn-vthn越高，延迟对阈值电压vth变化的灵敏度就越低。由于阈值电压vth可以在集成电路(ic)管芯上显著变化，因此在快速拐点处，位于ic的不同区域的延迟元件所产生的延迟可能存在显著变化。
35.总之，再次参考图2和等式2，如果在快速拐点处，可以使fet m1和m4的有效尺寸m更小，则可以使vbn-vthn更高。如图2所示，大的虚线图涉及具有较小的m(例如，m＝2)的快速工艺拐点。因此，使用38ps的目标延迟，在具有较小器件尺寸m＝2的快速拐点处，vbn-vthn约为370mv，其处于与具有较大器件尺寸m＝12的快速拐点的区域相比相对平坦的区域(如由对应粗斜率线所示)。因此，延迟对阈值电压vth变化的灵敏度相对较小。
36.因此，通过基于工艺拐点来调节m(例如，慢速拐点
→
高m；快速拐点
→
低m)时，对于在整个ic中实例化的延迟元件，延迟对阈值电压变化的灵敏度可以保持较小。
37.图3示出了根据本公开的另一方面的基于反相器的延迟元件300的示意图。延迟元件300包括第一组pmos fet m10至m1n，第一组pmos fet m10至m1n包括耦合在一起并且被配置为接收第一控制电压vbp的第一组栅极，其中n是整数。延迟元件300还包括与第一组fet m10至m1n分别串联耦合或连接在上部电压轨vdd与第一节点n1之间的第二组pmos fet至第二组fet至包括被配置为分别接收一组互补选择信号至的第二组栅极。
38.延迟元件300还包括第三组fet ms0至msn，其中第三组fet ms0至msn包括被配置为分别接收一组非互补选择信号s0至sn的第三组栅极。此外，延迟元件300包括分别与第三组fet ms0至msn串联耦合在第二节点n2与下部电压轨(例如，地)之间的第四组fet m40至m4n。第四组fet m40至m4n包括耦合在一起并且被配置为接收第二控制电压vbn的第四组栅极。
39.延迟元件300还包括反相器310，反相器310包括串联耦合或连接在节点n1与n2之间的pmos fet m2和nmos fet m3，其栅极在输入端处耦合在一起以接收要延迟的输入信号si，并且其漏极在输出端处耦合在一起以产生作为输入信号si的延迟版本的输出信号so。
40.在慢速工艺拐点处，电流源的有效尺寸m(例如，导通的pmos fet至的数目)和电流宿(例如，导通的nmos fet ms0至msn的数目)可以设置得相对较大。因此，该组互补选择信号至和该组非互补选择信号s0至sn可以被配置为分别导通该组pmos fet至和该组nmos fet ms0至msn中的很多或全部。例如，在特定的相对较慢的处理速度下，导通的pmos fet至和nmos fet ms0至msn的数目可以是九(9)，并且对于n＝11的情况，截止的数目可以是三(3)。在这种情况下，该组互补选择信号至和该组
非互补选择信号s0至s8分别处于vss电位和vdd电位；并且该组互补选择信号至和该组非互补选择信号s9至s11分别处于vdd电位和vss电位。或者，在另一种情况下，所有pmos fet至和nmos fet ms0至msn导通；在这种情况下，该组互补选择信号至和该组非互补选择信号s0至s11分别处于vss电位和vdd电位。
41.在快速工艺拐点处，电流源的有效尺寸m(例如，导通的pmos fet至的数目)和电流宿(例如，导通的nmos fet ms0至msn的数目)可以设置得相对较小。因此，该组互补选择信号至和该组非互补选择信号s0至sn可以被配置为仅导通该组pmos fet至和该组nmos fet ms0至msn中的若干。例如，在特定的相对较快的处理速度下，导通的pmos fet至和nmos fet ms0至msn的数目可以是三(3)，并且对于n＝11的情况，截止的数目可以是九(9)。在这种情况下，该组互补选择信号至和该组非互补选择信号s0至s2分别处于vss电位和vdd电位；并且该组互补选择信号至和该组非互补选择信号s3至s11分别处于vdd电位和vss电位。在快速工艺拐点情况下导通的fet的数目小于在慢速工艺拐点情况下导通的fet的数目。
42.pmos fet至和nmos fet ms0至msn中的每个可以被配置为具有基本相同的尺寸。因此，如果单个pmos fet(至中的一个)和单个nmos fet(ms0至msn中的一个)导通，则电流源/电流宿的有效尺寸m可以归一化为一(1)。在这种情况下，例如，如果九(9)个pmos fet至以及nmos fet ms0和ms8导通，并且三(3)个pmos fet至以及nmos fet ms9和ms11截止，则电流源/电流宿的有效尺寸m是九(9)个。如图所示，如果pmos fet至和nmos fet ms0至msn被配置为具有基本相同的尺寸，则导通的pmos fet至的数目可以与导通的nmos fet ms0至msn的数目相同。然而，应当理解，pmos fet至和nmos fet ms0至msn的尺寸不需要被配置为基本相同。
43.此外，尽管该组互补选择信号至和该组非互补选择信号s0至sn可以全部被配置为导通和截止对应的pmos fet至和nmos fet ms0至msn，但是应当理解，选择信号中的一个或多个可以被固定以在操作期间维持多个fet中的对应的一个fet导通。例如，再次考虑n＝11的情况，可以确定存在对于所有使用情况都导通的pmos fet至和nmos fet ms0至msn的最小数目。因此，对应选择信号可以被配置为保持这样的最小数目的fet导通，诸如通过在pmos fet的情况下将栅极电压固定到vss以及在nmos fet的情况下将栅极电压固定到vdd。
44.图4示出了根据本公开的另一方面的示例延迟线系统400的框图/示意图。延迟线系统400包括延迟线405、处理速度确定电路450、延迟灵敏度控制器460和延迟控制电路470。
45.延迟线405包括一组级联延迟元件408-1至408-j，每个延迟元件可以被配置为类似于先前讨论的延迟元件300。例如，延迟线405包括第一延迟元件408-1，该第一延迟元件408-1包括串联耦合或连接在上部电压轨vdd与下部电压轨vss之间的电流源410-1、反相器420-1和电流宿430-1。电流源410-1由控制信号控制，其中部分出于延迟灵敏度的目的而控制电流源的尺寸，并且部分出于延迟设置的目的而控制电流源的驱动。类似地，电流宿430-1由控制信号sv控制，其中s部分出于延迟灵敏度的目的而控制电流宿的尺寸，并且v
部分出于延迟设置的目的而控制电流宿的驱动。
46.其余级联延迟元件408-2至408-j被类似地配置为包括分别串联耦合或连接在上部电压轨vdd与下部电压轨vss之间的电流源410-2至410-j、反相器420-2至420-j以及电流宿430-2至430-j。后缀j可以是整数。如果延迟线405用于延迟输入信号以生成输出信号，则输入信号可以被施加到反相器420-1的输入端，并且输出信号可以在反相器420-j的输出端处产生。如果在环形振荡器中使用延迟线405，则反相器420-j的输出端耦合到反相器420-1的输入端，其中在这种情况下j是奇数整数。
47.处理速度确定电路450被配置为生成指示ic的处理速度的处理速度信号ps，该ic包括延迟线405(例如，与形成延迟线405的电流源、反相器和电流宿的fet相关)。作为示例，处理速度确定电路450可以是环形振荡器，该环形振荡器被配置为生成振荡信号，该振荡信号的频率与ic的处理速度相关。例如，相对较高的频率指示相对较高的处理速度，而相对较低的频率指示相对较低的处理速度。
48.延迟灵敏度控制器460包括耦合到处理速度确定电路450的输出端的输入端。延迟灵敏度控制器460被配置为分别基于处理速度信号ps生成电流源尺寸设置控制信号和电流宿尺寸设置控制信号s。因此，延迟灵敏度控制器460包括耦合到延迟线405的电流源和电流宿(例如，耦合到形成延迟线405的电流源和电流宿的fet的栅极)的输出端。
49.如前所述，为了降低或控制与延迟线405相关联的延迟灵敏度，可以将延迟线405的延迟元件408-1至408-j的电流源和电流宿的尺寸设置为与处理速度信号负相关。也就是说，如果处理速度信号ps指示相对较低的处理速度，则电流源和电流宿的尺寸可以设置得相对较大。如果处理速度信号ps指示相对较高的处理速度，则电流源和电流宿的尺寸可以设置得相对较低。应当理解，可以有两个以上的尺寸级别(例如，高和低)，但是可以有多个级别(例如，非常高、高、中、低、非常低)。因此，延迟灵敏度控制器460可以使用等式或表格来将处理速度映射到尺寸设置控制信号和s。
50.延迟控制电路470被配置为生成第一控制电压vbp和第二控制电压vbn，以设置延迟线405的电流源和电流宿的驱动，从而控制或设置延迟线405的特定延迟。因此，延迟控制电路470包括耦合到延迟线405的电流源和电流宿(例如，耦合到形成延迟线405的电流源和电流宿的fet的栅极)的输出端。延迟控制电路470可以基于尺寸设置控制信号和s(例如，或者在尺寸设置控制信号和s已经由延迟灵敏度控制器460确定之后)生成控制信号vbp和vbn。
51.图5示出了根据本公开的另一方面的示例延迟线系统500的框图/示意图。延迟线系统500包括延迟线505、供电电压生成器550、延迟灵敏度控制器560和延迟控制电路570。
52.延迟线505包括一组级联延迟元件508-1至508-k，每个延迟元件可以被配置为类似于先前讨论的延迟元件300。例如，延迟线505包括第一延迟元件508-1，该第一延迟元件508-1包括串联耦合或连接在上部电压轨vdd与下部电压轨vss之间的电流源510-1、反相器520-1和电流宿530-1。电流源510-1由控制信号控制，其中部分出于延迟灵敏度的目的而控制电流源的尺寸，并且部分出于延迟设置的目的而控制电流源的驱动。类似地，电流宿530-1由控制信号sv控制，其中s部分出于延迟灵敏度的目的而控制电流宿的尺寸，并且v部分出于延迟设置的目的而控制电流宿的驱动。
53.其余级联延迟元件508-2至508-k被类似地配置为包括分别串联耦合或连接在上部电压轨vdd与下部电压轨vss之间的电流源510-2至510-k、反相器520-2至520-k以及电流宿530-2至530-k。后缀k可以是整数。如果延迟线505用于延迟输入信号以生成输出信号，则输入信号可以被施加到反相器520-1的输入端，并且输出信号可以在反相器520-k的输出端处产生。如果在环形振荡器中使用延迟线505，则反相器520-k的输出端耦合到反相器510-1的输入端，其中在这种情况下k是奇数整数。
54.供电电压生成器550被配置为生成用于延迟线505的上部电压轨的供电电压vdd，或更准确地，被配置为设置上部电压轨与下部电压轨之间的供电电压差(vdd-vss)。可以这样做以针对不同频率或带宽来操作延迟线505。例如，为了以相对较高的频率或带宽来操作延迟线505，可以将供电电压差(vdd-vss)设置得相对较高以减小延迟线505的延迟。相反，为了以相对较低的频率或带宽来操作延迟线505，可以将供电电压差(vdd-vss)设置得相对较低以减少功耗。
55.延迟灵敏度控制器560包括耦合到供电电压生成器550的输出端的输入端。延迟灵敏度控制器560被配置为分别基于供电电压差(vdd-vss，或者vdd和vss可以固定到特定电位，诸如地)来生成电流源尺寸设置控制信号和电流宿尺寸设置控制信号s。因此，延迟灵敏度控制器560包括耦合到延迟线505的电流源和电流宿(例如，耦合到形成延迟线505的电流源和电流宿的fet的栅极)的输出端。
56.如前所述，为了降低或控制与延迟线505相关联的延迟灵敏度，可以将延迟线505的延迟元件的电流源和电流宿的尺寸设置为与供电电压差vdd-vss负相关。也就是说，如果供电电压差vdd-vss相对较低(例如，对于较低频率的应用)，则电流源和电流宿的尺寸可以设置得相对较大。如果供电电压差vdd-vss相对较高(例如，对于较高频率的应用)，则电流源和电流宿的尺寸可以设置得相对较低。类似地，应当理解，可以有两个以上的尺寸级别(例如，高和低)，但是可以有多个级别(例如，非常高、高、中、低、非常低)。因此，延迟灵敏度控制器560可以使用等式或表格来将供电电压差vdd-vss映射到尺寸设置控制信号和s。
57.延迟控制电路570被配置为生成第一控制电压vbp和第二控制电压vbn，以设置延迟线505的电流源和电流宿的驱动，从而控制或设置延迟线505的特定延迟。因此，延迟控制电路570包括耦合到延迟线505的电流源和电流宿(例如，耦合到形成延迟线505的电流源和电流宿的fet的栅极)的输出端。延迟控制电路570可以基于尺寸设置控制信号和s(例如，或者在尺寸设置控制信号和s已经由延迟灵敏度控制器560确定之后)生成控制信号vbp和vbn。
58.图6示出了使用先前讨论的基于反相器的延迟元件的示例存储器接口600的框图。例如，存储器接口600可以是双倍数据速率(ddr)存储器接口，诸如ddr5或另一版本。存储器接口600包括时钟分配电路(cdc)610，cdc 610被配置为生成控制电压vbp和vbn，以用于为包括粗略延迟单元630、精细延迟单元640和占空比调节器单元650的可调节延迟线620的基于反相器的延迟元件设置基本相同的延迟。存储器接口600还包括延迟灵敏度控制器615，延迟灵敏度控制器615被配置为生成该组互补信号和该组非互补信号s，以分别设置cdc 610的延迟元件和可调节延迟线620的延迟元件的电流源和电流宿的尺寸。
59.数据信号dq或时钟(有时称为“选通”)信号dqs可以被施加到可调节延迟线620的
输入端。可调节延迟线620被配置为基于控制电压vbp和vbn以及该组互补信号和该组非互补信号s来延迟数据信号dq或时钟信号dqs，以在输出端tx/rx处生成输出数据信号。可调节延迟线620可以与存储器接口600的特定比特相关联，诸如比特0。应当理解，存储器接口600可以包括一组并行比特(例如，64比特等)，并且对于每个比特的每个数据信号dq和时钟信号dqs，都存在可调节延迟线。每个比特的一对可调节延迟线用于使数据信号dq与时钟信号dqs时间对准，使得时钟dqs可以用于在接收器处对数据信号dq进行采样以用于数据提取。
60.粗略延迟单元630包括一组级联延迟元件632，级联延迟元件632中的一个或多个可以被旁路以设置粗略延迟单元630的延迟。粗略延迟单元630包括被配置为接收数据信号dq或时钟信号dqs的输入延迟元件632-1。粗略延迟单元630的延迟元件632-1、632-2等中的每个可以按照先前讨论的延迟元件300、408-1至408-j和/或508-1至508-k中的任何延迟元件来配置。如所讨论的，延迟元件中的每个可以被配置为由延迟灵敏度控制器615生成的该组互补信号和该组非互补信号s以及由cdc 610生成的控制电压vbp和vbn来控制。
61.精细延迟单元640包括输入延迟元件642-i、输出延迟元件642-o和一组可选择并联电容器c。输入延迟元件642-i包括耦合到粗略延迟单元630的输出端的输入端和耦合到输出延迟元件642-o的输入端的输出端。该组可选择并联电容器选择性地耦合在输入延迟元件642-i的输出端(输出延迟元件642-o的输入端)与下部电压轨(例如，地)之间。精细延迟单元640的延迟量与所选择的并联电容器c的数目相关。精细延迟单元640的输入延迟元件642-i和输出延迟元件642-o中的每个可以按照先前讨论的延迟元件300、408-1至408-j和/或508-1至508-k中的任何延迟元件来配置。如前所述，延迟元件642-i和642-o中的每个可以被配置为由延迟灵敏度控制器615生成的该组互补信号和该组非互补信号s以及由cdc 610生成的控制电压vbp和vbn来控制。
62.占空比调节器650包括第一延迟元件“1”652、第二延迟元件“2”654和多路复用器656。第一延迟元件652和第二延迟元件654包括耦合到精细延迟单元640的输出端(例如，输出延迟元件642-o的输出端)的相应输入端。第一延迟元件652和第二延迟元件654包括分别耦合到多路复用器656的输入端的输出端。第二延迟元件的输出端也耦合到多路复用器656的选择输入端。多路复用器656包括被配置为产生可调节延迟线620的输出信号的输出端。第一延迟元件626和第二延迟元件654可以包括一组级联延迟元件，每个级联延迟元件配置有先前讨论的延迟元件300、408-1至408-j和/或508-1至508-k中的任何延迟元件。也就是说，如前所述，每个延迟元件被配置为由延迟灵敏度控制器615生成的该组互补信号和该组非互补信号s以及由cdc 610生成的控制电压vbp和vbn来控制。第一延迟元件652和第二延迟元件654可以对精细延迟单元640的输出端处的信号施加不同延迟。
63.图7示出了根据本公开的另一方面的示例时钟分配电路(cdc)700的框图。cdc 700可以是先前讨论的存储器接口600的cdc 610的示例实现。cdc 700可以被配置为锁相环(pll)。例如，cdc 700包括相位检测器710、电荷泵720、vbp控制电压生成器730、环形振荡器740和分频器750。
64.相位检测器710包括被配置为接收参考信号(ref)(例如，从晶体振荡器)的第一输入端以及耦合到分频器750的输出端以从其接收反馈信号(fb)的第二输入端。相位检测器710包括分别耦合到电荷泵720的至少一个输入端的至少一个输出端，诸如“up”输出端和“dn”输出端。电荷泵720包括被配置为生成第二控制电压vbn以控制环形振荡器740的延迟元件环和可调节延迟线(诸如可调节延迟线620)的电流宿的输出端。相位检测器710被配置为在up输出端处断言信号以使电荷泵720增加第二控制电压vbn，并且在dn输出端处断言信号以使电荷泵720减少第二控制电压vbn。相位检测器710生成up和dn信号以基本使参考信号和反馈信号频率和相位对准。
65.vbp生成器730基于第二控制电压vbn生成第一控制电压vbp，以控制环形振荡器740的延迟元件环和可调节延迟线(诸如可调节延迟线620)的电流源。并联电容器c耦合在电荷泵720的输出端与vbp控制电压生成器730的输出端之间，以分别减少与环形振荡器信号相关联的噪声和频率分量。环形振荡器740的延迟元件可以按照先前讨论的任何延迟元件300、408-1至408-j和/或508-1至508-k来配置。因此，环形振荡器740的每个延迟元件被配置为分别由例如延迟灵敏度控制器615生成的该组互补信号和该组非互补信号s以及由vbp生成器730和电荷泵720生成的控制电压vbp和vbn来控制。由环形振荡器740生成的信号被提供给分频器750，分频器750对环形振荡器信号进行分频以生成反馈信号。
66.图8示出了根据本公开的另一方面的延迟信号的示例方法800的流程图。方法800包括确定与延迟元件相关联的处理速度或提供给延迟元件的供电电压，其中延迟元件包括串联耦合在第一电压轨与第二电压轨之间的电流源、反相器和电流宿(框810)。用于确定与延迟元件相关联的处理速度或提供给延迟元件的供电电压的部件的示例包括处理速度确定电路450和/或供电电压生成器550。
67.方法800还包括提供控制信号以基于处理速度或供电电压来设置电流源和电流宿的尺寸(框820)。用于提供控制信号以基于处理速度或供电电压来设置电流源和电流宿的尺寸的部件的示例包括延迟灵敏度控制器460、560和615中的任何一个。
68.此外，方法800包括向电流源和电流宿提供电流控制电压，以设置施加到反相器的输入端的输入信号与在反相器的输出端处产生的输出信号之间的延迟(框830)。用于向电流源和电流宿提供电流控制电压，以设置施加到反相器的输入端的输入信号与在反相器的输出端处产生的输出信号之间的延迟的部件的示例，包括延迟控制电路470、570、cdc 610和cdc 700中的任何一个。
69.根据方法800，控制信号的提供可以包括将电流源和电流宿的尺寸设置为与所确定的处理速度负相关。用于将电流源和电流宿的尺寸设置为与所确定的处理速度负相关的部件的示例包括延迟灵敏度控制器460、560和615中的任何一个。此外，根据方法800，控制信号的提供可以包括将电流源和电流宿的尺寸设置为与供电电压负相关。用于将电流源和电流宿的尺寸设置为与供电电压负相关的部件的示例包括延迟灵敏度控制器460、560和615中的任何一个。此外，方法800可以包括在设置电流源和电流宿的尺寸之后，设置电流控制电压。用于在设置电流源和电流宿的尺寸之后，设置电流控制电压的部件的示例包括任何延迟灵敏度控制器与延迟控制电路之间的相互作用。
70.图9示出了根据本公开的另一方面的示例无线通信设备900的框图。无线通信设备900包括可以被配置为片上系统(soc)的集成电路(ic)910、存储器接口930(例如，ddr存储器接口)、存储器设备940、收发器950和至少一个天线960。存储器接口930可以至少部分按照先前讨论的存储器接口600来配置。因此，存储器接口930可以包括按照延迟元件300或延迟元件408-1至408-m或508-1至508-m中的任何延迟元件而配置的延迟元件。
71.至少一个天线960被配置为无线地接收射频(rf)接收信号并且无线地传输rf传输信号。收发器950被配置为将rf接收信号转换为基带(bb)接收信号，并且将基带(bb)传输信号转换为rf传输信号。一个或多个数字信号处理核920可以被配置为：处理基带(bb)接收信号以生成第一组数据，并且基于第二组数据生成基带(bb)传输信号。
72.一个或多个数字信号处理核920可以被配置为将第一组数据存储在存储器设备940中，由此存储器接口930帮助将第一组数据从一个或多个数字信号处理核920传输到存储器设备940。一个或多个数字信号处理核920可以被配置为从存储器设备940访问第二组数据，由此存储器接口930帮助将第二组数据从存储器设备940传输到一个或多个数字信号处理核920。
73.提供本公开的先前描述是为了使得本领域任何技术人员能够制作或使用本公开。对本领域技术人员来说，对本公开的各种修改将是很清楚的，并且在不脱离本公开的精神或范围的情况下，本文中定义的一般原理可以应用于其他变化。因此，本公开不旨在局限于本文中描述的示例，而是应当符合与本文中公开的原理和新颖特征相一致的最宽范围。

技术特征：
1.一种装置，包括：延迟元件，包括：第一组场效应晶体管(fet)，包括耦合在一起并且被配置为接收第一控制电压的第一组栅极；第二组fet，与所述第一组fet分别串联耦合在第一电压轨与第一节点之间，其中所述第二组fet包括被配置为分别接收一组互补选择信号的第二组栅极；第三组fet，其中所述第三组fet包括被配置为分别接收一组非互补选择信号的第三组栅极；第四组fet，与所述第三组fet分别串联耦合在第二节点与第二电压轨之间，其中所述第四组fet包括耦合在一起并且被配置为接收第二控制电压的第四组栅极；以及反相器，耦合在所述第一节点与所述第二节点之间，其中所述反相器包括被配置为接收输入信号的输入端和被配置为产生输出信号的输出端。2.根据权利要求1所述的装置，还包括：处理速度确定电路；以及控制器，包括输入端和输出端，所述输入端耦合到所述处理速度确定电路，并且所述输出端耦合到所述第二组fet的所述第二组栅极和所述第三组fet的所述第三组栅极。3.根据权利要求1所述的装置，还包括：处理速度确定电路，被配置为生成处理速度信号，所述处理速度信号指示与所述第一组fet、所述第二组fet、所述第三组fet和所述第四组fet相关的处理速度；以及控制器，被配置为基于所述处理速度信号生成所述一组互补选择信号和所述一组非互补选择信号。4.根据权利要求3所述的装置，其中所述控制器被配置为：基于所述处理速度信号指示第一速度，生成用以导通所述第二组fet和所述第三组fet中的第一数量的fet的所述一组互补选择信号和所述一组非互补选择信号；以及基于所述处理速度信号指示低于所述第一速度的第二速度，生成用以导通所述第二组fet和所述第三组fet中的第二数量的fet的所述一组互补选择信号和所述一组非互补选择信号，其中所述第一数量小于所述第二数量。5.根据权利要求1所述的装置，还包括：供电电压生成器，包括耦合到所述第一电压轨或所述第二电压轨中的至少一个电压轨的输出端；以及控制器，包括耦合到所述供电电压生成器的所述输出端的输入端、以及耦合到所述第二组fet的所述第二组栅极和所述第三组fet的所述第三组栅极的输出端。6.根据权利要求1所述的装置，还包括：供电电压生成器，被配置为生成所述第一电压轨与所述第二电压轨之间的供电电压差；以及控制器，被配置为基于所述供电电压差生成所述一组互补选择信号和所述一组非互补选择信号。7.根据权利要求6所述的装置，其中所述控制器被配置为：基于所述供电电压差处于第一电平，生成用以导通所述第二组fet和所述第三组fet中
的第一数量的fet的所述一组互补选择信号和所述一组非互补选择信号；以及基于所述供电电压差处于低于所述第一电平的第二电平，生成用以导通所述第二组fet和所述第三组fet中的第二数量的fet的所述一组互补选择信号和所述一组非互补选择信号，其中所述第一数量小于所述第二数量。8.根据权利要求1所述的装置，还包括控制电路，所述控制电路包括耦合到所述第一fet的所述第一组栅极和所述第四fet的所述第四组栅极的输出端。9.根据权利要求1所述的装置，还包括控制电路，所述控制电路被配置为生成所述第一控制电压和所述第二控制电压。10.根据权利要求9所述的装置，其中所述控制电路被配置为生成所述第一控制电压和所述第二控制电压，以在所述输出信号与所述输入信号之间产生特定延迟。11.根据权利要求9所述的装置，其中所述控制电路被配置为基于所述一组互补信号和所述一组非互补信号来生成所述第一控制电压和所述第二控制电压。12.根据权利要求9所述的装置，其中所述控制电路包括时钟分配电路(cdc)。13.根据权利要求12所述的装置，其中所述cdc包括：相位检测器，包括被配置为接收参考信号的第一输入端；电荷泵，包括至少一个输入端，所述至少一个输入端分别耦合到所述相位检测器的至少一个输出端，其中所述电荷泵包括被配置为生成所述第二控制电压的输出端；第一控制电压生成器，包括耦合到所述电荷泵的所述输出端的输入端和被配置为生成所述第一控制电压的输出端；环形振荡器，包括：第一组输入端，分别耦合到所述电荷泵的所述输出端和所述第一控制电压生成器的所述输出端；第二组输入端，被配置为分别接收所述一组互补信号和所述一组非互补信号；以及分频器，包括耦合到所述环形振荡器的输出端的输入端和耦合到所述相位检测器的第二输入端的输出端。14.根据权利要求13所述的装置，其中所述环形振荡器包括延迟元件环，所述延迟元件环中的每个延迟元件是按照所述延迟元件来配置的。15.根据权利要求1所述的装置，还包括至少一个可调节延迟线，每个可调节延迟线包括一组级联延迟元件，每个级联延迟元件是按照所述延迟元件来配置的。16.根据权利要求1所述的装置，其中所述一组互补选择信号和所述一组非互补选择信号中的至少一个是固定的，以在操作期间维持所述第二组fet和所述第三组fet中的对应的至少一个fet导通。17.一种方法，包括：确定与延迟元件相关联的处理速度或提供给所述延迟元件的供电电压，其中所述延迟元件包括串联耦合在第一电压轨与第二电压轨之间的电流源、反相器和电流宿；提供控制信号，以基于所述处理速度或所述供电电压来设置所述电流源和所述电流宿的尺寸；以及向所述电流源和所述电流宿提供电流控制电压以设置输入信号与输出信号之间的延迟，所述输入信号被施加到所述反相器的输入端，并且所述输出信号在所述反相器的输出
端处产生。18.根据权利要求17所述的方法，其中提供所述控制信号包括：将所述电流源和所述电流宿的所述尺寸设置为与所述处理速度负相关。19.根据权利要求17所述的方法，其中提供所述控制信号包括：将所述电流源和所述电流宿的所述尺寸设置为与所述供电电压负相关。20.根据权利要求17所述的方法，还包括：在设置所述电流源和所述电流宿的所述尺寸之后，设置所述电流控制电压。21.一种装置，包括：用于确定与延迟元件相关联的处理速度或提供给所述延迟元件的供电电压的部件，其中所述延迟元件包括串联耦合在第一电压轨与第二电压轨之间的电流源、反相器和电流宿；用于提供控制信号以基于所述处理速度或所述供电电压来设置所述电流源和所述电流宿的尺寸的部件；以及用于向所述电流源和所述电流宿提供电流控制电压以设置输入信号与输出信号之间的延迟的部件，所述输入信号被施加到所述反相器的输入端，并且所述输出信号在所述反相器的输出端处产生。22.根据权利要求21所述的装置，其中用于提供所述控制信号的所述部件包括用于将所述电流源和所述电流宿的所述尺寸设置为与所述处理速度负相关的部件。23.根据权利要求21所述的装置，其中用于提供所述控制信号的所述部件包括用于将所述电流源和所述电流宿的所述尺寸设置为与所述供电电压负相关的部件。24.根据权利要求21所述的装置，其中用于设置所述电流控制电压的所述部件被配置为：在用于设置所述电流源和所述电流宿的所述尺寸的所述部件设置所述尺寸之后，设置所述电流控制电压。25.一种无线通信设备，包括：存储器设备；存储器接口，耦合到所述存储器设备，其中所述存储器接口包括多个延迟元件，每个延迟元件包括：第一组场效应晶体管(fet)，包括耦合在一起并且被配置为接收第一控制电压的第一组栅极；第二组fet，与所述第一组fet分别串联耦合在第一电压轨与第一节点之间，其中所述第二组fet包括被配置为分别接收一组互补选择信号的第二组栅极；第三组fet，其中所述第三组fet包括被配置为分别接收一组非互补选择信号的第三组栅极；第四组fet，与所述第三组fet分别串联耦合在第二节点与第二电压轨之间，其中所述第四组fet包括耦合在一起并且被配置为接收第二控制电压的第四组栅极；以及反相器，耦合在所述第一节点与所述第二节点之间，其中所述反相器包括被配置为接收输入信号的输入端和被配置为产生输出信号的输出端；至少一个数字信号处理核，耦合到所述存储器接口；收发器，耦合到所述至少一个数字信号处理核；以及
至少一个天线，耦合到所述收发器。26.根据权利要求25所述的无线通信设备，还包括：处理速度确定电路；以及控制器，包括输入端和输出端，所述输入端耦合到所述处理速度确定电路，并且所述输出端耦合到所述第二组fet的所述第二组栅极和所述第三组fet的所述第三组栅极。27.根据权利要求25所述的无线通信设备，还包括：处理速度确定电路，被配置为生成处理速度信号，所述处理速度信号指示与所述第一组fet、所述第二组fet、所述第三组fet和所述第四组fet相关的处理速度；以及控制器，被配置为基于所述处理速度信号生成所述一组互补选择信号和所述一组非互补选择信号。28.根据权利要求25所述的无线通信设备，其中所述存储器接口还包括：供电电压生成器；以及控制器，包括耦合到所述供电电压生成器的输出端的输入端、以及耦合到所述第二组fet的所述第二组栅极和所述第三组fet的所述第三组栅极的输出端。29.根据权利要求25所述的无线通信设备，其中所述存储器接口还包括：供电电压生成器，被配置为生成所述第一电压轨与所述第二电压轨之间的供电电压差；以及控制器，被配置为基于所述供电电压差生成所述一组互补选择信号和所述一组非互补选择信号。30.根据权利要求25所述的无线通信设备，其中所述存储器接口还包括控制电路，所述控制电路包括耦合到所述第一fet的所述第一组栅极和所述第四fet的所述第四组栅极的输出端。

技术总结
一种延迟元件(300)包括栅极被配置为接收第一控制电压(VBP)的第一组场效应晶体管FET(M1N)；分别与第一组FET(M1N)串联耦合在第一电压轨(VDD)与第一节点(n1)之间的第二组FET(/MSN)，第二组FET包括被配置为分别接收一组互补选择信号(/SN)的栅极；包括被配置为分别接收一组非互补选择信号(SN)的栅极的第三组FET(MSN)；分别与第三组FET串联耦合在第二节点(n2)与第二电压轨(VSS)之间的第四组FET(M4N)，第四组FET包括被配置为接收第二控制电压(VBN)的栅极；以及耦合在第一节点和第二节点之间的反相器(310)，该反相器包括被配置为接收输入信号(S


技术研发人员：M
受保护的技术使用者：高通股份有限公司
技术研发日：2022.02.18
技术公布日：2023/9/22