移位寄存器、栅极驱动电路及其驱动方法与流程

1.本发明实施例涉及显示技术领域，尤其涉及一种移位寄存器、栅极驱动电路及其驱动方法。


背景技术：

2.显示面板包括扫描电路，扫描电路包括多级级联的移位寄存器，移位寄存器的输出端连接扫描线，进而可以向扫描线输出扫描信号。
3.然而，现有扫描电路所输出的扫描信号的灵活性较低。


技术实现要素：

4.本发明提供一种移位寄存器、栅极驱动电路及其驱动方法，以实现提高扫描电路输出扫描信号的灵活性，以满足显示面板的应用需求。
5.第一方面，本发明实施例提供了一种移位寄存器，包括：第一控制模块、第二控制模块和输出模块；其中第一控制模块的输出端连接第一节点、第二控制模块的输出端连接第二节点；
6.第一控制模块用于根据第一时钟信号端的信号、第二时钟信号端的信号和第二节点的电平控制起始信号和第一电平信号向第一节点传输；
7.第二控制模块用于根据起始信号和第三时钟信号端的信号控制第二电平信号和第三时钟信号端的信号向第二节点传输；
8.输出模块用于根据第一节点的电平控制第二时钟信号端的信号向移位寄存器输出端传输，以及根据第二节点的电平控制第一电平信号向移位寄存器输出端传输；
9.其中，第二时钟信号端的有效电平脉冲相对于第一时钟信号端的有效电平脉冲存在延迟，且延迟时间大于或等于有效电平脉冲对应时间的1/2；第三时钟信号端的的有效电平脉冲相对于第二时钟信号端的的有效电平脉冲存在延迟；起始信号的有效电平脉冲与第一时钟信号端的信号的一个有效电平脉冲重叠。
10.可选的，第三时钟信号端的信号的有效电平脉冲与第二时钟信号端的信号的有效电平脉冲不交叠；
11.第二控制模块具体用于在第一节点的电平跳变为有效电平后，且第二时钟信号端的信号的有效电平脉冲到来之前，根据第三时钟信号端的信号和起始信号将第二节点的电平置为无效电平。
12.可选的，第二控制模块包括第一控制单元和第二控制单元，第一控制单元用于根据起始信号控制第三时钟信号端的信号向第二节点传输，第二控制单元用于根据第三时钟信号端的信号控制第二电平信号向第二节点传输；
13.可选的，第一控制单元包括第一晶体管，第一晶体管的栅极接入起始信号，第一晶体管的第一极接入第三时钟信号端的信号，第一晶体管的第二极与第二节点电连接；第二控制单元包括第二晶体管，第二晶体管的栅极接入第三时钟信号端的信号，第二晶体管的
第一极接入第二电平信号，第二晶体管的第二极与第二节点电连接。
14.可选的，输出模块包括第一输出单元和第二输出单元，第一输出单元的控制端与第一节点电连接，第一输出单元的第一端接入第二时钟信号端的信号，第一输出单元的第二端与移位寄存器的输出端电连接；
15.第二输出单元的控制端与第二节点电连接，第二输出单元的第一端接入第一电平信号，第二输出单元的第二端与移位寄存器的输出端电连接。
16.可选的，输出模块还包括自举单元，自举单元用于根据第二时钟信号端的信号的电压变化耦合第一节点的电平；
17.可选的，自举单元包括第三晶体管和自举电容，第三晶体管的栅极与第一节点电连接，第三晶体管的第一极接入第二时钟信号端的信号，第三晶体管的第二极连接自举电容的第一端，自举电容的第二端与第一节点电连接。
18.可选的，第一控制模块包括输入单元和第三控制单元，输入单元用于根据自身控制端接入的第一时钟信号端的信号控制起始信号向第一节点传输；
19.第三控制单元用于根据第二节点的电平和第二时钟信号端的信号控制第一电平信号向第一节点传输；
20.可选的，输入单元包括第四晶体管，第四晶体管的栅极接入第一时钟信号端的信号，第四晶体管的第一极接入起始信号，第四晶体管的第二极与第一节点电连接；
21.可选的，第三控制单元包括第五晶体管和第六晶体管，第五晶体管的栅极与第二节点电连接，第五晶体管的第一极接入第一电平信号，第五晶体管的第二极与第六晶体管的第一极电连接；
22.第六晶体管的栅极接入第二时钟信号端的信号，第六晶体管的第二极与第一节点电连接；
23.可选的，第一控制模块还包括第七晶体管，第七晶体管的栅极接入第二电平信号，第四晶体管的第二极、第六晶体管的第二极均通过第七晶体管与第一节点电连接。
24.可选的，第一控制模块还包括第四控制单元，第四控制单元用于根据第一节点的电位、第二时钟信号端的信号控制第一电平信号向第二节点的传输；
25.可选的，第四控制单元包括第八晶体管和第九晶体管，第八晶体管的栅极与第一节点电连接，第八晶体管的第一极接入第一电平信号，第八晶体管的第二极与第九晶体管的第一极电连接；
26.第九晶体管的栅极连接第二时钟信号端，第九晶体管的第二极与第二节点电连接。
27.第二方面，本发明实施例还提供了一种栅极驱动电路，包括第一方面的多级级联的移位寄存器；
28.栅极驱动电路还包括：第一时钟信号线、第二时钟信号线、第三时钟信号线和第四时钟信号线，第一时钟信号线、第二时钟信号线、第三时钟信号线和第四时钟信号线被配置为传输时序依次延迟的时钟信号；
29.第4n-3级移位寄存器的第一时钟信号端连接第一时钟信号线，第4n-3级移位寄存器的第二时钟信号端连接第二时钟信号线，第4n-3级移位寄存器的第三时钟信号端连接第四时钟信号线；
30.第4n-2级移位寄存器的第一时钟信号端连接第二时钟信号线，第4n-2级移位寄存器的第二时钟信号端连接第三时钟信号线，第4n-2级移位寄存器的第三时钟信号端连接第一时钟信号线；
31.第4n-1级移位寄存器的第一时钟信号端连接第三时钟信号线，第4n-1级移位寄存器的第二时钟信号端连接第四时钟信号线，第4n-1级移位寄存器的第三时钟信号端连接第二时钟信号线；
32.第4n级移位寄存器的第一时钟信号端连接第四时钟信号线，第4n级移位寄存器的第二时钟信号端连接第一时钟信号线，第4n级移位寄存器的第三时钟信号端连接第三时钟信号线；
33.其中，n为大于或等于1的整数，且4n小于或等于移位寄存器的总数；
34.第一时钟信号线、第二时钟信号线、第三时钟信号线和第四时钟信号线被配置为传输时序依次延迟预设时长的时钟信号，预设时长大于或等于时钟信号的有效电平脉冲对应时长的1/2。
35.第三方面，本发明实施例还提供了一种栅极驱动电路的驱动方法，包括：
36.向第一控制模块输入起始信号，并向第一时钟信号端、第二时钟信号端输入对应的信号，以使第一控制模块根据第一时钟信号端的信号、第二时钟信号端的信号和第二节点的电平控制起始信号和第一电平信号向第一节点传输；
37.向第二控制模块输入起始信号，并向第三时钟信号端输入对应的信号，以使第二控制模块根据起始信号和第三时钟信号端的信号控制第二电平信号和第三时钟信号端的信号向第二节点传输；
38.输出模块根据第一节点的电平控制第二时钟信号端的信号向移位寄存器输出端传输，以及根据第二节点的电平控制第一电平信号向移位寄存器输出端传输；
39.其中，第二时钟信号端的有效电平脉冲相对于第一时钟信号端的有效电平脉冲存在延迟，且延迟时间大于或等于有效电平脉冲对应时间的1/2；第三时钟信号端的的有效电平脉冲相对于第二时钟信号端的的有效电平脉冲存在延迟；起始信号的有效电平脉冲与第一时钟信号端的信号的一个有效电平脉冲重叠。
40.可选的，第一时钟信号端的信号和第二时钟信号端的信号的有效电平脉冲存在交叠；
41.优选的，第一时钟信号端的信号、第二时钟信号端的信号和第三时钟信号端的信号的时钟周期相等，且一个时钟周期内，有效电平脉冲的时间大于行周期，其中行周期等于1与刷新频率的商，除以显示面板中像素电路的总行数；
42.可选的，第一时钟信号端的信号、第二时钟信号端的信号和第三时钟信号端的信号的周期等于4倍行周期，第二时钟信号端的信号相对第一时钟信号端的信号延迟一倍行周期，第三时钟信号端的信号相对第二时钟信号端的信号延迟二倍行周期；一个时钟周期内，第一时钟信号端的信号和第二时钟信号端的信号的有效电平脉冲时长大于一倍行周期，且小于2倍行周期；
43.或者，第一时钟信号端的信号和第二时钟信号端的信号的有效电平脉冲不存在交叠；第三时钟信号端的信号相对于第二时钟信号端的信号的延迟时间，等于第二时钟信号端的信号相对于第一时钟信号端的信号的延迟时间的m倍，m为正整数。
44.本发明本实施例的移位寄存器、栅极驱动电路及其驱动方法，通过引入更多的时钟信号，设置第一控制模块根据第一时钟信号端的信号、第二时钟信号端的信号和第二节点的电平控制起始信号和第一电平信号向第一节点传输；第二控制模块根据起始信号和第三时钟信号端的信号控制第二电平信号和第三时钟信号端的信号向第二节点传输；输出模块根据第一节点的电平控制第二时钟信号端的信号向移位寄存器输出端传输；并配合第二时钟信号端的信号相对于第一时钟信号端的信号存在延迟，且延迟时间大于或等于所述有效电平脉冲对应时间的1/2；第三时钟信号端的信号相对于第二时钟信号端的信号存在延迟；起始信号的有效电平脉冲与第一时钟信号端的信号的一个有效电平脉冲重叠的时序，并可以通过控制第一时钟信号端的信号和第二时钟信号端的信号存在交叠或不存在交叠来控制相邻两级移位寄存器输出的有效电平信号存在交叠或不存在交叠，进而增加包括本实施例的移位寄存器的栅极驱动电路输出的灵活性，满足显示面板的应用需求。
附图说明
45.图1是本发明实施例提供的一种移位寄存器的结构示意图；
46.图2是本发明实施例提供的另一种移位寄存器的结构示意图；
47.图3是本发明实施例提供的另一种移位寄存器的结构示意图；
48.图4是本发明实施例提供的另一种移位寄存器的结构示意图；
49.图5是本发明实施例提供的另一种移位寄存器的结构示意图；
50.图6是本发明实施例提供的另一种移位寄存器的结构示意图；
51.图7是本发明实施例提供的另一种移位寄存器的结构示意图；
52.图8是本发明实施例提供的一种移位寄存器的工作时序图；
53.图9是本发明实施例提供的另一种移位寄存器的结构示意图；
54.图10是本发明实施例提供的一种显示面板的结构示意图；
55.图11是本发明实施例提供的另一种移位寄存器的工作时序图；
56.图12是本发明实施例提供的另一种移位寄存器的工作时序图；
57.图13是本发明实施例提供的另一种移位寄存器的工作时序图；
58.图14是本发明实施例提供的一种栅极驱动电路的结构示意图；
59.图15是本发明实施例提供的一种栅极驱动电路的驱动时序示意图；
60.图16是本发明实施例提供的另一种显示面板的驱动时序图；
61.图17是本发明实施例提供的另一种显示面板的驱动时序图；
62.图18是本发明实施例提供的另一种显示面板的驱动时序图；
63.图19是本发明实施例提供的另一种栅极驱动电路的结构示意图；
64.图20是本发明实施例提供的一种栅极驱动电路的驱动方法的流程图。
具体实施方式
65.下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。
66.正如背景技术中所述，现有扫描电路所输出的扫描信号的灵活性较低。经发明人
研究发现，出现上述问题的原因在于，现有扫描电路的移位寄存器所接入的时钟信号为两个，例如分别为第一时钟信号和第二时钟信号，其中第一时钟信号和第二时钟信号均为高低电平交替变换的信号，其中高低电平中的其中一个电平为有效电平，另一个电平状态为无效电平。例如对于移位寄存器中晶体管均为p型晶体管时，低电平为有效电平，高电平为无效电平。现有技术中，为保证移位寄存器可以正常工作，第一时钟信号和第二时钟信号的有效电平脉冲不能存在交叠，相应的，各级移位寄存器输出的扫描信号也不存在交叠，使得扫描电路输出的扫描信号的形式较为单一。若将现有技术的移位寄存器应用于奇偶行像素电路连接不同数据线的显示面板，则需设置两组扫描电路，使得扫描电路占用边框面积大，并且增加边框区的器件数量，使得寄生电容大，导致信号延迟加大，难以满足显示面板的应用需求。
67.基于上述原因，本发明实施例提供了一种移位寄存器，图1是本发明实施例提供的一种移位寄存器的结构示意图，参考图1，该移位寄存器包括第一控制模块110、第二控制模块120和输出模块130；其中第一控制模块110的输出端连接第一节点n1、第二控制模块120的输出端连接第二节点n2；第一控制模块110用于根据第一时钟信号端sck1的信号、第二时钟信号端sck2的信号和第二节点n2的电平控制起始信号sin和第一电平信号vgh向第一节点n1传输；第二控制模块120用于根据起始信号sin和第三时钟信号端sck3的信号控制第二电平信号vgl和第三时钟信号端sck3的信号向第二节点n2传输；输出模块130用于根据第一节点n1的电平控制第二时钟信号端sck2的信号向移位寄存器输出端out传输，以及根据第二节点n2的电平控制第一电平信号vgh向移位寄存器输出端out传输；
68.其中，第二时钟信号端的有效电平脉冲相对于第一时钟信号端的有效电平脉冲存在延迟，且延迟时间大于或等于有效电平脉冲对应时间的1/2；第三时钟信号端的的有效电平脉冲相对于第二时钟信号端的的有效电平脉冲存在延迟；起始信号的有效电平脉冲与第一时钟信号端的信号的一个有效电平脉冲重叠。
69.其中，第一控制模块110用于根据第一时钟信号端sck1的信号、第二时钟信号端sck2的信号和第二节点n2的电平控制起始信号sin和第一电平信号vgh向第一节点n1传输，具体指，在第一时钟信号端sck1的信号为有效电平信号时，第一控制模块110将起始信号sin向第一节点n1传输；以及在第二节点n2为有效电平以及第二时钟信号端sck2的信号为有效电平信号的时段，第一控制模块110将第一电平信号vgh向第一节点n1传输。
70.第二控制模块120用于根据起始信号sin和第三时钟信号端sck3的信号控制第二电平信号vgl和第三时钟信号端sck3的信号向第二节点n2传输，具体指，在起始信号sin为有效电平信号时，第二控制模块120将第三时钟信号端sck3的信号向第二节点n2传输；在第三时钟信号端sck3的信号为有效电平信号时，第二控制模块120将第二电平信号vgl向第二节点n2传输。
71.输出模块130用于根据第一节点n1的电平控制第二时钟信号端sck2的信号向移位寄存器输出端out传输，以及根据第二节点n2的电平控制第一电平信号vgh向移位寄存器输出端out传输，具体指，在第一节点n1的电平为有效电平时，输出模块130将第二时钟信号端sck2的信号向移位寄存器的输出端传输；以及在第二节点n2的电平为有效电平时，输出模块130将第一电平信号vgh向移位寄存器的输出端传输。
72.其中，一帧内，第一时钟信号端sck1的信号、第二时钟信号端sck2的信号和第三时
钟信号端sck3的信号均包括多个高电平脉冲和多个低电平脉冲，且高电平脉冲和低电平脉冲交替变换。可选的，第一时钟信号端sck1的信号、第二时钟信号端sck2的信号和第三时钟信号端sck3的信号的周期相同，且第一时钟信号端sck1的信号、第二时钟信号端sck2的信号、第三时钟信号端sck3的信号中高电平脉冲宽度相等，且第一时钟信号端sck1的信号、第二时钟信号端sck2的信号、第三时钟信号端sck3的信号中低电平脉冲宽度相等，也即第一时钟信号端sck1的信号、第二时钟信号端sck2的信号、第三时钟信号端sck3的信号的波形相同。第二时钟信号端sck2的信号相对于第一时钟信号端sck1的信号存在延迟，第三时钟信号端sck3的信号相对于第二时钟信号端sck2的信号存在延迟。可选的，第一时钟信号端sck1的信号、第二时钟信号端sck2的信号、第三时钟信号端sck3的信号中高电平的电压幅值相等，且第一时钟信号端sck1的信号、第二时钟信号端sck2的信号、第三时钟信号端sck3的信号中低电平电压幅值相等。
73.一帧内，起始信号sin为包括一个高电平脉冲和一个低电平脉冲的信号。
74.将上述第一时钟信号端sck1的信号、第二时钟信号端sck2的信号、第三时钟信号端sck3的信号和起始信号sin统称为控制信号。其中，对于任一控制信号，控制信号中有效电平信号由控制信号所控制的移位寄存器中模块的器件类型决定，具体的，控制信号的有效电平信号为可以控制对应的器件导通的信号。示例性的，控制信号用于控制p型晶体管时，有效电平信号为低电平信号，控制信号用于控制n型晶体管时，有效电平信号为高电平信号。
75.第一电平信号vgh和第二电平信号vgl均可以为固定不变的信号，第一电平信号vgh和第二电平信号vgl的电平相反，可选的，第一电平信号vgh为高电平信号，第二电平信号vgl为低电平信号；也可以是第一电平信号vgh为低电平信号，第二电平信号vgl为高电平信号。
76.可选的，对于各控制信号来说，高电平信号的电压大小可以相等，例如可以是+7v，低电平信号的电压大小也可以相等，例如可以是-7v。第一电平信号vgh和第二电平信号vgl中的高电平信号的电压大小也可以是+7v，低电平信号的电压大小也可以是-7v。本发明各实施例中，以第一电平信号vgh为无效电平信号，第二电平信号vgl为有效电平信号为例进行说明。
77.本实施例中，第二时钟信号端sck2的信号相对于第一时钟信号端sck1的信号存在延迟，第三时钟信号端sck3的信号相对于第二时钟信号端sck2的信号存在延迟。其中，第二时钟信号端sck2的信号的有效电平脉冲和第一时钟信号端sck1的信号的有效电平的脉冲可以存在交叠，也可以不存在交叠。第三时钟信号端sck3的信号的有效电平脉冲与第二时钟信号端sck2的信号的有效电平脉冲不交叠。
78.其中，当第二时钟信号端sck2的信号的有效电平脉冲和第一时钟信号端sck1的信号的有效电平脉冲存在交叠时，在第一时钟信号端sck1的信号为有效电平信号且起始信号sin为有效电平信号时，第一控制模块110会将起始信号sin的有效电平信号传输至第一节点n1，使得输出模块130会根据第一节点n1的有效电平将第二时钟信号端sck2的信号输出至移位寄存器的输出端，因第二时钟信号端sck2的信号的有效电平脉冲和第一时钟信号端sck1的信号的有效电平脉冲存在交叠，则此时输出模块130会将第二时钟信号端sck2的信号的有效电平输出至移位寄存器的输出端，因此移位寄存器输出端out的输出信号中，有效
电平信号会与起始信号sin中的有效电平信号产生交叠，而对于栅极驱动电路来说，起始信号sin为上一级移位寄存器的输出信号，因此，本实施例的移位寄存器，可以实现相邻两级移位寄存输出的有效电平信号存在交叠。可选的，第三时钟信号端sck3的信号的有效电平脉冲与第二时钟信号端sck2的信号的有效电平脉冲无交叠，则在第一时钟信号端sck1的信号为有效电平信号、起始信号sin、第二时钟信号端sck2的信号为有效电平信号时，第三时钟信号端sck3的信号为无效电平信号，第一控制模块110根据起始信号sin的有效电平信号将第三时钟信号端sck3的信号的无效电平信号传输至第二节点n2，使得输出模块130不会输出第一电平信号vgh，使得第二时钟信号端sck2的信号的有效电平信号输出不会受到影响。通过如上分析可知，包括本实施例的移位寄存器的栅极驱动电路，当第二时钟信号端sck2的信号的有效电平脉冲和第一时钟信号端sck1的信号的有效电平脉冲存在交叠时，相邻两级移位寄存器输出的有效电平信号可以存在交叠。当相邻两级移位寄存器输出的有效电平信号可以存在交叠时，将移位寄存器应用于奇偶行像素电路连接不同数据线的显示面板，则显示面板中设置一组栅极驱动电路即可，占用边框的面积小，减小信号延迟，可以满足显示面板的应用需求。
79.当第二时钟信号端sck2的信号的有效电平脉冲和第一时钟信号端sck1的信号的有效电平脉冲不存在交叠时，在第一时钟信号端sck1的信号为有效电平信号且起始信号sin为有效电平信号时，第一控制模块110会将起始信号sin的有效电平信号传输至第一节点n1，使得输出模块130会根据第一节点n1的有效电平将第二时钟信号端sck2的信号输出至移位寄存器的输出端，因第二时钟信号端sck2的信号的有效电平脉冲和第一时钟信号端sck1的信号的有效电平脉冲不存在交叠，则此时第二时钟信号端sck2的信号为无效电平信号，移位寄存器输出为无效电平信号。即在第一时钟信号端sck1的信号为有效电平信号且起始信号sin为有效电平信号时，移位寄存器输出的信号为无效电平信号；而移位寄存器的有效电平信号需要在第二时钟信号端sck2的信号跳变为有效电平信号时输出，第二时钟信号端sck2的信号跳变为有效电平时，第一时钟信号端sck1的信号为无效电平，起始信号sin的有效电平脉冲与第一时钟信号端sck1的信号的一个有效电平脉冲重叠(即起始信号sin的有效电平脉冲与第一时钟信号端sck1的信号的一个有效电平脉冲完全交叠)，相应的，起始信号sin为无效电平。因此移位寄存器输出有效电平脉冲时，起始信号sin为无效电平，而对于栅极驱动电路来说，起始信号sin为上一级移位寄存器的输出信号，因此，本实施例的移位寄存器，可以实现相邻两级移位寄存输出的有效电平信号不存在交叠。
80.其中，本实施例移位寄存器可以应用的栅极驱动电路可以是扫描电路或者发光控制电路，以增加扫描电路和发光控制电路所输出信号的灵活性。
81.本实施例的移位寄存器，通过引入更多的时钟信号，设置第一控制模块根据第一时钟信号端的信号、第二时钟信号端的信号和第二节点的电平控制起始信号和第一电平信号向第一节点传输；第二控制模块根据起始信号和第三时钟信号端的信号控制第二电平信号和第三时钟信号端的信号向第二节点传输；输出模块根据第一节点的电平控制第二时钟信号端的信号向移位寄存器输出端传输；并配合第二时钟信号端的信号相对于第一时钟信号端的信号存在延迟，且延迟时间大于或等于所述有效电平脉冲对应时间的1/2；第三时钟信号端的信号相对于第二时钟信号端的信号存在延迟；起始信号的有效电平脉冲与第一时钟信号端的信号的一个有效电平脉冲重叠的时序，并可以通过控制第一时钟信号端的信号
和第二时钟信号端的信号存在交叠或不存在交叠来控制相邻两级移位寄存器输出的有效电平信号存在交叠或不存在交叠，进而增加包括本实施例的移位寄存器的栅极驱动电路输出的灵活性，满足显示面板的应用需求。
82.在上述技术方案的基础上，可选的，第三时钟信号端sck3的信号的有效电平脉冲与第二时钟信号端sck2的信号的有效电平脉冲不交叠；第二控制模块120具体用于在第一节点n1的电平跳变为有效电平后，且第二时钟信号端sck2的信号的有效电平脉冲到来之前，根据第三时钟信号端sck3的信号和起始信号sin将第二节点n2的电平置为无效电平。
83.具体的，在第一节点n1的电平跳变为有效电平后，输出模块130可以根据第一节点n1的有效电平将第二时钟信号端sck2的信号传输至移位寄存器的输出端。则在第二时钟信号端sck2的信号的有效电平脉冲到来时，输出模块130会将有效电平向移位寄存器的输出端传输。通过配置第三时钟信号端sck3的信号的有效电平脉冲与第二时钟信号端sck2的信号的有效电平脉冲不交叠，在第二时钟信号端sck2的有效电平脉冲到来之前，第三时钟信号端sck3的信号跳变为无效电平信号，使得在第二时钟信号端sck2的信号的有效电平脉冲到来之前，第二控制模块120根据第三时钟信号端sck3的信号的无效电平信号和起始信号sin的有效电平信号将第二节点n2的电平置为无效电平，使得输出模块130无法将第一电平信号vgh向移位寄存器的输出端传输，进而保证第二时钟信号端sck2的信号中有效电平脉冲向移位寄存器的输出端输出的稳定性。
84.图2是本发明实施例提供的另一种移位寄存器的结构示意图，参考图2，可选的，第二控制模块120包括第一控制单元121和第二控制单元122，第一控制单元121用于根据起始信号sin控制第三时钟信号端sck3的信号向第二节点n2传输，第二控制单元122用于根据第三时钟信号端sck3的信号控制第二电平信号vgl向第二节点n2传输。
85.具体的，在起始信号sin为有效电平信号时，第一控制单元121导通，将第三时钟信号端sck3的信号向第二节点n2传输；在第三时钟信号端sck3的信号为有效电平信号时，第二控制单元122导通，将第二电平信号vgl向第二节点n2传输。因第三时钟信号端sck3的信号相对于第二时钟信号端sck2的信号存在延迟，第三时钟信号端sck3的信号与第二时钟信号端sck2的信号的有效电平脉冲不交叠，因此在第二时钟信号端sck2的信号由无效电平跳变为有效电平时，第三时钟信号端sck3的信号仍为无效电平，则在第二时钟信号端sck2的信号由无效电平跳变为有效电平前，且第三时钟信号端sck3的信号为无效电平时，通过控制起始信号sin为有效电平，会使得第一控制单元121导通，将无效电平的第三时钟信号端sck3的信号传输至第二节点n2，使得第二时钟信号端sck2的信号的有效电平脉冲到来之前，根据第三时钟信号端sck3的信号和起始信号sin将第二节点n2的电平置为无效电平。
86.继续参考图2，可选的，第一控制单元121包括第一晶体管t1，第一晶体管t1的栅极接入起始信号sin，第一晶体管t1的第一极接入第三时钟信号端sck3的信号，第一晶体管t1的第二极与第二节点n2电连接；第二控制单元122包括第二晶体管t2，第二晶体管t2的栅极接入第三时钟信号端sck3的信号，第二晶体管t2的第一极接入第二电平信号vgl，第二晶体管t2的第二极与第二节点n2电连接。
87.图3是本发明实施例提供的另一种移位寄存器的结构示意图，参考图3，可选的，输出模块130包括第一输出单元131和第二输出单元132，第一输出单元131的控制端与第一节点n1电连接，第一输出单元131的第一端接入第二时钟信号端sck2的信号，第一输出单元
131的第二端与移位寄存器的输出端电连接；第二输出单元132的控制端与第二节点n2电连接，第二输出单元132的第一端接入第一电平信号vgh，第二输出单元132的第二端与移位寄存器的输出端电连接。
88.具体的，在第一节点n1的电平为有效电平时，第一输出单元131导通，将第二时钟信号端sck2的信号向移位寄存器的输出端传输；在第二节点n2的电平为有效电平时，第二输出单元132导通，将第一电平信号vgh向移位寄存器的输出端传输。可选的，第一输出单元131包括第一输出晶体管t10，第一输出单元131还包括存储电容c2。第二输出单元132包括第二输出晶体管t20。
89.继续参考图3，可选的，输出模块130还包括自举单元133，在本发明部分可选实施例中，自举单元133用于根据第二时钟信号端sck2的信号的电压变化耦合第一节点n1的电平。
90.具体的，输出模块130的第一输出单元131在第一节点n1为有效电平时，可以将第二时钟信号端sck2的信号向移位寄存器的输出端传输。但是因第一节点n1的有效电平是通过起始信号sin的有效电平传输得到，在第一节点n1和第二时钟信号端sck2的信号均为有效电平时，第一节点n1的电压值和第二时钟信号端sck2的信号的电压值几乎相等(例如均为-7v)，使得第一输出单元131的第一输出晶体管t10仅在临界导通状态，无法将第二时钟信号端sck2的信号的有效电平完全传输至移位寄存器的输出端，使得移位寄存器输出端out所输出的信号无法达到第二时钟信号端sck2的信号的有效电平对应的电压幅值。本实施例中，通过设置输出模块130还包括耦合单元，使得第二时钟信号端sck2的信号的电压发生变化时，第一节点n1的电位也会被耦合发生相应的变化。以第一输出晶体管t10为p型晶体管，相应的有效电平为低电平为例，当第一节点n1为有效电平，第二时钟信号端sck2的信号由高电平跳变为低电平时，第一节点n1的电平被耦合拉至更低，使得第一输出晶体管t10可以完全打开，保证第二时钟信号端sck2的信号的低电平可以正常传输至移位寄存器的输出端，移位寄存器的输出端的输出信号可以达到第二时钟信号端sck2的信号的低电平对应的电压幅值，例如-7v。
91.继续参考图3，可选的，自举单元133包括第三晶体管t3和自举电容c1，第三晶体管t3的栅极与第一节点n1电连接，第三晶体管t3的第一极接入第二时钟信号端sck2的信号，第三晶体管t3的第二极连接自举电容c1的第一端，自举电容c1的第二端与第一节点n1电连接。
92.具体的，在第一节点n1为有效电平时，第三晶体管t3导通，在此阶段若第二时钟信号端sck2的信号发生跳变，则会使得自举电容c1的第一端发生电位变化，使得自举电容c1的第二端也会发生相应的电位变化，达到通过第二时钟信号端sck2的信号的电压变化耦合第一节点n1的电位的作用。
93.图4是本发明实施例提供的另一种移位寄存器的结构示意图，参考图4，在本发明另一部分可选实施例中，自举模块可以仅包括自举电容c1，自举电容c1的第一端连接移位寄存器的输出端，自举电容c1的第二端连接第一节点n1，进而通过移位寄存器的输出端的电位变化耦合第一节点n1的电位。
94.需要说明的是，因移位寄存器的输出端需要连接显示面板中的扫描线，扫描线连接多个像素电路，使得移位寄存器输出端out的负载较大，相应的，移位寄存器的输出端的
电位变化相对第二时钟信号端sck2的信号的电位变化的幅值会减小，且移位寄存器的输出端的电位变化需要在第二时钟信号端sck2的信号发生电位跳变，通过第一控制单元输出后才能体现，因此移位寄存器的输出端的电位变化相对第二时钟信号端sck2的信号的电位变化来说较为迟缓。因此，本实施例中自举单元133直接接入第二时钟信号端sck2的信号，并根据第二时钟信号端sck2的信号的电压变化耦合第一节点n1的电平的方案，一方面可以使得第一节点n1的电位被耦合发生电压变化的幅值较大，另一方面可以使得第一节点n1可以快速根据第二时钟信号端sck2的信号的电平跳变而被耦合发生变化，使得第二时钟信号端sck2的信号从无效电平跳变为有效电平时，移位寄存器的输出端也可以快速输出对应于第二时钟信号端sck2的信号的有效电平信号的电压幅值，保证输出信号的快速性和稳定性。
95.图5是本发明实施例提供的另一种移位寄存器的结构示意图，参考图5，在本发明部分可选实施例中，第一控制模块110包括输入单元111和第三控制单元112，输入单元111用于根据自身控制端接入的第一时钟信号端sck1的信号控制起始信号sin向第一节点n1传输；第三控制单元112用于根据第二节点n2的电平和第二时钟信号端sck2的信号控制第一电平信号vgh向第一节点n1传输。
96.具体的，在第一时钟信号端sck1的信号为有效电平信号时，输入单元111导通，将起始信号sin向第一节点n1传输；在第二节点n2的电平为有效电平，且第二时钟信号端sck2的信号为有效电平信号时，第三控制单元112将第一电平信号vgh向第一节点n1传输。
97.继续参考图5，在上述技术方案的基础上，可选的，输入单元111包括第四晶体管t4，第四晶体管t4的栅极接入第一时钟信号端sck1的信号，第四晶体管t4的第一极接入起始信号sin，第四晶体管t4的第二极与第一节点n1电连接。
98.可选的，第三控制单元112包括第五晶体管t5和第六晶体管t6，第五晶体管t5的栅极与第二节点n2电连接，第五晶体管t5的第一极接入第一电平信号vgh，第五晶体管t5的第二极与第六晶体管t6的第一极电连接；第六晶体管t6的栅极接入第二时钟信号端sck2的信号，第六晶体管t6的第二极与第一节点n1电连接。
99.可选的，第一控制模块110还包括第七晶体管t7，第七晶体管t7的栅极接入第二电平信号vgl，第四晶体管t4的第二极、第六晶体管t6的第二极均通过第七晶体管t7与第一节点n1电连接。以第七晶体管t7为p型晶体管为例，第七晶体管t7的设置，可以使得第一节点n1的电平为被输出模块130的自举单元耦合至极低电平时，该极低电平被第七晶体管t7隔断，不会传输至第三节点n3，进而保护第四晶体管t4和第六晶体管t6不会因承受压差过大而损坏，提高移位寄存器的可靠性。
100.图6是本发明实施例提供的另一种移位寄存器的结构示意图，参考图6，在上述各实施例的基础上，在本发明部分可选实施例中，第一控制模块110还包括第四控制单元113，第四控制单元113用于根据第一节点n1的电位、第二时钟信号端sck2的信号控制第一电平信号vgh向第二节点n2的传输。
101.其中，第四控制单元113用于根据第一节点n1的电位、第二时钟信号端sck2的信号控制第一电平信号vgh向第二节点n2的传输具体指，在第一节点n1的电位为有效电位信号且第二时钟信号端sck2的信号为有效电位信号时，第四控制单元113将第一电平信号vgh传输至第二节点n2。
102.可选的，第四控制单元113包括第八晶体管t8和第九晶体管t9，第八晶体管t8的栅
极与第一节点n1电连接，第八晶体管t8的第一极接入第一电平信号vgh，第八晶体管t8的第二极与第九晶体管t9的第一极电连接；第九晶体管t9的栅极连接第二时钟信号端sck2，第九晶体管t9的第二极与第二节点n2电连接。
103.具体的，在第一节点n1为的电位有效电位时，第八晶体管t8导通，在第二时钟信号为有效电平信号时，第九晶体管t9导通。第八晶体管t8和第九晶体管t9均导通时，第一电平信号vgh通过第八晶体管t8和第九晶体管t9到达第二节点n2。
104.图7是本发明实施例提供的另一种移位寄存器的结构示意图，参考图7，该移位寄存器包括第一控制模块110、第二控制模块120和输出模块130；第二控制模块120包括第一控制单元121和第二控制单元122，第一控制单元121包括第一晶体管t1，第二控制单元122包括第二晶体管t2。输出模块130包括第一输出单元131和第二输出单元132，第一输出单元131包括第一输出晶体管t10，第二输出单元132包括第二输出晶体管t20。输出模块130还包括自举单元133，自举单元133包括第三晶体管t3和自举电容c1，第一控制模块110包括输入单元111和第三控制单元112，输入单元111包括第四晶体管t4，第三控制单元112包括第五晶体管t5和第六晶体管t6，第一控制模块110还包括第七晶体管t7。图8是本发明实施例提供的一种移位寄存器的工作时序图，该工作时序适用于图7所示移位寄存器，以图7所示移位寄存器均为p型晶体管为例，则第一电平信号vgh为高电平信号，第二电平信号vgl为低电平信号。参考图7和图8，该移位寄存器的工作过程包括以下几个阶段。
105.在第一阶段t1，起始信号sin一直为高电平，在第一时钟信号端sck1的信号为低电平时，第四晶体管t4导通，将高电平的起始信号sin传输至第三节点n3，并通过第七晶体管t7传输至第一节点n1，使得第一输出晶体管t10关断。在第三时钟信号端sck3的信号为低电平时，第二晶体管t2导通，将第二电平信号vgl(低电平信号)传输至第二节点n2，第二输出晶体管t20响应第二节点n2的低电平信号导通，将第一电平信号vgh(高电平信号)传输至移位寄存器的输出端，即在第一阶段t1，移位寄存器的输出端输出的信号为高电平信号。
106.在第二阶段t2，起始信号sin和第一时钟信号端sck1的信号均为低电平，第二时钟信号端sck2的信号均为高电平，第三时钟信号端sck3的信号为低电平。第一晶体管t1响应低电平的起始信号sin导通，将低电平的第三时钟信号端sck3的信号向第二节点n2传输。第二晶体管t2响应低电平的第三时钟信号端sck3的信号导通，将第二电平信号vgl(低电平信号)向第二节点n2传输。同时，第四晶体管t4响应低电平的第一时钟信号端sck1的信号导通，将低电平的起始信号sin向第一节点n1传输。第一输出晶体管t10响应第一节点n1的低电平导通，将高电平的第二时钟信号端sck2的信号向移位寄存器的输出端传输。第二输出晶体管t20响应第二节点n2的低电平导通，将第一电平信号vgh(高电平信号)向移位寄存器的输出端传输。因此，在第二阶段t2，移位寄存器的输出端输出信号为高电平信号。
107.在第三阶段t3，起始信号sin和第一时钟信号端sck1的信号保持低电平不变，第二时钟信号端sck2的信号均保持高电平不变，第三时钟信号端sck3的信号从低电平跳变为高电平。第一晶体管t1响应低电平的起始信号sin导通，将高电平的第三时钟信号端sck3的信号传输至第二节点n2，使得第二输出晶体管t20关断，同时使得第五晶体管t5关断。而此阶段，第四晶体管t4仍响应低电平的第一时钟信号端sck1的信号导通，将低电平的起始信号sin向第一节点n1传输，使得第一输出晶体管t10导通，将高电平的第二时钟信号端sck2的信号传输至移位寄存器的输出端。因此，在第三阶段t3，移位寄存器的输出端输出信号为高
电平信号。通过对第三阶段t3的工作过程分析可知，在第一时钟信号端sck1的信号和第二时钟信号端sck2的信号的有效电平脉冲存在交叠，且第三时钟信号端sck3的信号的有效电平脉冲与第二时钟信号端sck2的信号不存在交叠时，可以通过第三时钟的跳变将第二节点n2拉至高电平，无需现有技术中第一时钟信号端sck1的信号从低电平跳变为高电平后，第二时钟信号端sck2的信号仍需保持高电平的中间态过程来将第二节点n2拉至无效电平。
108.在第四阶段t4，第二时钟信号端sck2的信号由高电平跳变为低电平。在起始信号sin和第一时钟信号端sck1的信号保持低电平的时段内，第四晶体管t4仍响应低电平的第一时钟信号端sck1的信号导通，将低电平的起始信号sin向第一节点n1传输，使得第一输出晶体管t10导通，将低电平的第二时钟信号端sck2的信号传输至移位寄存器的输出端。即移位寄存器输出端out的输出信号随着第二时钟信号端sck2的信号下跳为低电平。由于第三晶体管t3也根据第一节点n1的电位导通，因此第二时钟信号端sck2的信号的下跳使得第一节点n1的电位被耦合电容耦合至比起始信号sin的低电平信号更低的电平，其中第二时钟信号端sck2的信号的低电平和起始信号sin的低电平的幅值相等，使得第一输出晶体管t10可以完全打开，保证移位寄存器输出端out的输出信号可以达到第二时钟信号端sck2的信号的低电平对应的电压幅值。并且在起始信号sin和第一时钟信号端sck1的信号保持低电平的时段内，第三时钟信号端sck3的信号为高电平，因此第一晶体管t1仍导通将高电平的第三时钟信号端sck3的信号传输至第二节点n2，第二输出晶体管t20关断。在起始信号sin和第一时钟信号端sck1的信号跳变为高电平的时段内，第一晶体管t1根据高电平的起始信号sin关断；起始信号sin和第一时钟信号端sck1的信号为高电平时，第三时钟信号端sck3的信号也为高电平，因此第二晶体管t2关断。输出模块130包括用于对第二节点n2电位进行保持的存储电容，使得在第二控制单元不向第二节点n2传输电位时(也即在第一晶体管t1和第二晶体管t2均关断时)，存储电容可以对第二节点n2的电位进行保持，因此第二节点n2保持为高电平。因此第五晶体管t5和第二输出晶体管t20均响应第二节点n2的高电平关断。第四晶体管t4响应高电平的第一时钟信号端sck1的信号关断，由于第二时钟信号端sck2的信号一直为低电平，因此第一节点n1的电位被自举电容c1保持为低电平，第一输出晶体管t10保持导通，持续将低电平的第二时钟信号端sck2的信号传输至移位寄存器的输出端。并且在第三时钟信号端sck3的信号跳变为低电平之前，移位寄存器保持与第二时钟信号端sck2的信号相同的电平。因此在第四阶段t4，移位寄存器的输出端输出信号为低电平信号。
109.在第四阶段t4和第五阶段t5之间，存在一个过渡阶段t0，这是由于时钟周期的设置所引起的，因为t3阶段后，第三时钟信号端sck3的信号的低电平没有立刻到来。在过渡阶段t0，第二时钟信号端sck2的信号相对第四阶段t0向上跳变，即第二时钟信号端sck2的信号跳变为高电平，其他控制信号(包括第一时钟信号端sck1的信号、第三时钟信号端sck3的信号和起始信号sin)相对于第四阶段t4均未发生改变，因此第二节点n2仍保持第四阶段t4的高电平不变，第二输出晶体管t20仍关断。由于第二时钟信号端sck2的信号相对第四阶段t0向上跳变，因此第一节点n1的电平会被向上耦合，但第一节点n1的电平被耦合的幅值有限，因此仍可以使得第一输出晶体管t10导通，将高电平的第二时钟信号端sck2的信号输出至移位寄存器输出端out。
110.在第五阶段t5，第三时钟信号端sck3的信号下跳为低电平，第二晶体管t2响应低电平的第三时钟信号端sck3的信号导通，将第二电平信号vgl(低电平信号)传输至移位寄
存器的第二节点n2，使得第五晶体管t5和第二输出晶体管t20导通，第二输出晶体管t20将第一电平信号vgh(高电平信号)传输至移位寄存器的输出端。而在此阶段第一时钟信号端sck1的信号和第二时钟信号端sck2的信号均为高电平，因此第四晶体管t4关断，第六晶体管t6也关断，第一节点n1保持为低电平，第一输出晶体管t10导通，将高电平的第二时钟信号端sck2的信号传输至移位寄存器的输出端。因此在第五阶段t5，移位寄存器的输出端的输出信号为高电平信号。
111.在第六阶段t6，第一时钟信号端sck1的信号下跳为低电平，起始信号sin为高电平，第四晶体管t4响应低电平的第一时钟信号端sck1的信号导通，将高电平的起始信号sin传输至第一节点n1，使得第三晶体管t3和第一输出晶体管t10关闭。第二节点n2仍为低电平，第二输出晶体管t20导通，移位寄存器的输出端保持第一电平信号vgh(高电平信号)输出。因此在第六阶段t6，移位寄存器的输出端的输出信号为高电平信号。
112.需要说明的是，图8所时序工作时序为第一时钟信号端sck1的信号的有效电平脉冲与第二时钟信号端sck2的信号的有效电平脉冲存在交叠的情况，从图8所示工作时序可知，由于第一时钟信号端sck1的信号与第二时钟信号端sck2的信号存在交叠，使得移位寄存器的输出信号与起始信号sin存在交叠，而在栅极驱动电路中，起始信号sin为上级移位寄存器的输出信号。即本实施例中，通过设置第一时钟信号端sck1的信号与第二时钟信号端sck2的信号存在交叠，可以实现相邻两级移位寄存器的输出信号的有效电平脉冲存在交叠。
113.图9是本发明实施例提供的另一种移位寄存器的结构示意图。参考图9和图7，与图7相同的是，图9所示移位寄存器包括第一控制模块110、第二控制模块120和输出模块130；第二控制模块120包括第一控制单元121和第二控制单元122，第一控制单元121包括第一晶体管t1，第二控制单元122包括第二晶体管t2。输出模块130包括第一输出单元131和第二输出单元132，第一输出单元131包括第一输出晶体管t10，第二输出单元132包括第二输出晶体管t20。输出模块130还包括自举单元133，自举单元133包括第三晶体管t3和自举电容c1，第一控制模块110包括输入单元111和第三控制单元112，输入单元111包括第四晶体管t4，第三控制单元112包括第五晶体管t5和第六晶体管t6，第一控制模块110还包括第七晶体管t7。与图7不同的是，图9所示移位寄存器中第一控制模块110还包括第四控制单元113，第四控制单元113包括第八晶体管t8和第九晶体管t9。
114.其中，对于图9所示移位寄存器与图7所示移位寄存器结构相同的部分，在各阶段的工作过程与图7所示移位寄存器的工作过程均相同，在此不再赘述。以下仅对图9所示移位寄存器与图7所示移位寄存器结构不同的部分的工作过程进行说明，也即对第四控制单元113所包括第八晶体管t8和第九晶体管t9在各阶段的工作过程进行说明。仍以图9中各晶体管均为p型晶体管为例，参考图8和图9，移位寄存器的工作过程包括第一阶段t1、第二阶段t2、第三阶段t3、第四阶段t4、过渡阶段t0、第五阶段t5和第六阶段t6。
115.在第一阶段t1，第三节点n3和第一节点n1的电位为高电平，因此第八晶体管t8关断，第一电平信号vgh无法通过第八晶体管t8和第九晶体管t9向第二节点n2传输。
116.在第二阶段t2，第三节点n3和第一节点n1的电位为低电平，因此第八晶体管t8导通；第二时钟信号端sck2的信号为高电平，第九晶体管t9关断，第一电平信号vgh无法通过第八晶体管t8和第九晶体管t9向第二节点n2传输。
117.在第三阶段t3，第三节点n3和第一节点n1的电位为低电平，因此第八晶体管t8导通；第二时钟信号端sck2的信号为高电平，第九晶体管t9关断，第一电平信号vgh无法通过第八晶体管t8和第九晶体管t9向第二节点n2传输。
118.在第四阶段t4，第三节点n3和第一节点n1的电位为低电平，因此第八晶体管t8导通；第二时钟信号端sck2为低电平，第九晶体管t9导通，第一电平信号vgh通过第八晶体管t8和第九晶体管t9向第二节点n2传输，进而可以实现在第一节点n1电位为低电平时，通过第四控制单元113(第八晶体管t8和第九晶体管t9)将第二节点n2置为高电平，实现第一节点n1和第二节点n2电位信号互控，保持内部节点的电位稳定。
119.在过渡阶段t0，第三节点n3和第一节点n1的电位为低电平，因此第八晶体管t8导通；第二时钟信号为高电平，第九晶体管t9关断，第一电平信号vgh无法通过第八晶体管t8和第九晶体管t9向第二节点n2传输。
120.在第五阶段t5，第三节点n3和第一节点n1的电位为低电平，因此第八晶体管t8导通；第二时钟信号端sck2的信号为高电平，第九晶体管t9关断，第一电平信号vgh无法通过第八晶体管t8和第九晶体管t9向第二节点n2传输。
121.在第六阶段t6，第三节点n3和第一节点n1的电位为高电平，因此第八晶体管t8关断，第一电平信号vgh无法通过第八晶体管t8和第九晶体管t9向第二节点n2传输。
122.可选的，当第一时钟信号端sck1的信号和第二时钟信号端sck2的信号的有效电平脉冲存在交叠时，第一时钟信号端sck1的信号、第二时钟信号端sck2的信号和第三时钟信号端sck3的信号的时钟周期相等，且一个时钟周期内，有效电平脉冲的时间大于行周期，其中行周期等于1与刷新频率的商，除以显示面板中像素电路的总行数。
123.具体的，行周期的计算公式如下：
124.其中h表示行周期，f表示刷新频率，w表示显示面板中像素电路的总行数。其中，显示面板中像素电路的总行数等于显示面板中实际设置的像素电路行数与空白行的行数之和，其中空白行在显示面板中非真实存在。图10是本发明实施例提供的一种显示面板的结构示意图，参考图10，该显示面板中，一列像素电路连接两条数据线(分别为第一数据线d1和第二数据线d2)，示例性的，奇数行像素电路10连接第一数据线d1，偶数行像素电路10连接第二数据线d2。每行像素电路1连接通过一条扫描线连接一个移位寄存器100的输出端。以下将图10所示显示面板结构简称为dual data面板。当第一时钟信号端sck1的信号和第二时钟信号端sck2的信号的有效电平脉冲存在交叠时，一个时钟周期内，各时钟信号(包括第一时钟信号端sck1的信号、第二时钟信号端sck2的信号和第三时钟信号端sck3的信号)的有效电平脉冲的时间大于行周期，则可以使得第二行像素电路写入数据时，第一行像素电路也可以写入数据，进而增加每行像素电路的数据写入时间，进而可以满足显示面板应用性的需求，例如dual data面板。
125.可选的，第一时钟信号端sck1的信号、第二时钟信号端sck2的信号和第三时钟信号端sck3的信号的周期等于4倍行周期，第二时钟信号端sck2的信号相对第一时钟信号端sck1的信号延迟一倍行周期，第三时钟信号端sck3的信号相对第二时钟信号端sck2的信号延迟二倍行周期；一个时钟周期内，第一时钟信号端sck1的信号和第二时钟信号端sck2的信号的有效电平脉冲时长大于一倍行周期，且小于2倍行周期。
126.在一个时钟周期内，各时钟信号(包括第一时钟信号端sck1的信号、第二时钟信号端sck2的信号和第三时钟信号端sck3的信号)的有效电平脉冲的时间大于行周期，且第二时钟信号端sck2的信号相对第一时钟信号端sck1的信号延迟一倍行周期，可以使得第二时钟信号端sck2的信号的有效电平脉冲与第一时钟信号端sck1的信号的有效电平脉冲存在交叠，进而实现栅极驱动电路中相邻两级移位寄存器输出的有效电平脉冲存在交叠。
127.第一时钟信号端sck1的信号和第二时钟信号端sck2的信号的有效电平脉冲时长大于一倍行周期，且小于2倍行周期，则将移位寄存器应用于扫描电路，并应用于dual data面板时，扫描电路输出的扫描信号中的有效电平脉冲的时长大于一倍行周期，可以使得每行像素电路的数据写入时间较现有显示面板的小于一倍行周期的时间长；扫描电路输出的扫描信号中的有效电平脉冲的时长小于2倍行周期，可以为时钟信号等控制信号的切换预留时间，保证扫描信的正常输出。
128.图11是是本发明实施例提供的另一种移位寄存器的工作时序图，该工作时序适用于图7所示移位寄存器，仍以图7所示移位寄存器均为p型晶体管为例，则第一电平信号vgh为高电平信号，第二电平信号vgl为低电平信号。参考图7和图11，该移位寄存器的工作过程包括以下几个阶段。
129.在第一阶段t1，起始信号sin一直为高电平。在第三时钟信号端sck3的信号为低电平时，第二晶体管t2导通，将第二电平信号vgl(低电平信号)传输至第二节点n2，第二输出晶体管t20响应第二节点n2的低电平信号导通，将第一电平信号vgh(高电平信号)传输至移位寄存器的输出端，即在第一阶段t1，移位寄存器的输出端输出的信号为高电平信号。
130.在第二阶段t2，起始信号sin和第一时钟信号端sck1的信号均为低电平，第二时钟信号端sck2的信号均为高电平，第三时钟信号端sck3的信号为高电平。第一晶体管t1响应低电平的起始信号sin导通，将高电平的第三时钟信号端sck3的信号向第二节点n2传输。第二晶体管t2响应高电平的第三时钟信号端sck3的信号关断。同时，第四晶体管t4响应低电平的第一时钟信号端sck1的信号导通，将低电平的起始信号sin向第一节点n1传输。第一输出晶体管t10响应第一节点n1的低电平导通，将高电平的第二时钟信号端sck2的信号向移位寄存器的输出端传输。因此，在第二阶段t2，移位寄存器的输出端输出信号为高电平信号。
131.在第三阶段t3，起始信号sin和第一时钟信号端sck1的信号由低电平跳变为高电平，第二时钟信号端sck2的信号由高电平跳变为低电平，第三时钟信号端sck3的信号保持高电平。第一晶体管t1根据高电平的起始信号sin关断；第二晶体管t2根据高电平的第三时钟信号端sck3的信号关断。输出模块130包括用于对第二节点n2电位进行保持的存储电容c2，使得在第二控制单元不向第二节点n2传输电位时(也即在第一晶体管t1和第二晶体管t2均关断时)，存储电容可以对第二节点n2的电位进行保持，因此第二节点n2保持为高电平。因此第五晶体管t5和第二输出晶体管t20均响应第二节点n2的高电平关断。第四晶体管t4响应高电平的第一时钟信号端sck1的信号关断，由于第二时钟信号端sck2的信号一直为低电平，因此第一节点n1的电位被自举电容c1保持为低电平，第一输出晶体管t10保持导通，将低电平的第二时钟信号端sck2的信号传输至移位寄存器的输出端。并且在第三时钟信号端sck3的信号跳变为低电平之前，移位寄存器保持与第二时钟信号端sck2的信号相同的电平。因此在第三阶段t3，移位寄存器的输出端输出信号为低电平信号。
132.在第四阶段t4，第三时钟信号端sck3的信号下跳为低电平，第二晶体管t2响应低电平的第三时钟信号端sck3的信号导通，将第二电平信号vgl(低电平信号)传输至移位寄存器的第二节点n2，使得第五晶体管t5和第二输出晶体管t20导通，第二输出晶体管t20将第一电平信号vgh(高电平信号)传输至移位寄存器的输出端。而在此阶段第一时钟信号端sck1的信号和第二时钟信号端sck2的信号均为高电平，因此第四晶体管t4关断，第六晶体管t6也关断，第一节点n1保持为低电平，第一输出晶体管t10导通，将高电平的第二时钟信号端sck2的信号传输至移位寄存器的输出端。因此在第四阶段t4，移位寄存器的输出端的输出信号为高电平信号。
133.在第五阶段t5，第一时钟信号端sck1的信号下跳为低电平，起始信号sin为高电平，第三时钟信号端sck3的信号跳变为高电平，第二晶体管t2根据高电平的第三时钟信号端sck3的信号关断，第一晶体管t1根据高电平的起始信号sin关断，因此第二节点n2保持上一阶段的高电平，第二输出晶体管t20关断。第四晶体管t4响应低电平的第一时钟信号端sck1的信号导通，将高电平的起始信号sin传输至第一节点n1，使得第三晶体管t3和第一输出晶体管t10关闭。第二节点n2仍保持为低电平，第二输出晶体管t20导通，移位寄存器的输出端保持第一电平信号vgh(高电平信号)输出。因此在第五阶段t5，移位寄存器的输出端的输出信号为高电平信号。
134.需要说明的是，图11所示出工作时序为第一时钟信号端sck1的信号的有效电平脉冲与第二时钟信号端sck2的信号的有效电平脉冲不存在交叠的情况，从图11所示工作时序可知，由于第一时钟信号端sck1的信号与第二时钟信号端sck2的信号不存在交叠，使得移位寄存器的输出信号与起始信号sin不存在交叠，而在栅极驱动电路中，起始信号sin为上级移位寄存器的输出信号。即本实施例中，通过设置第一时钟信号端sck1的信号与第二时钟信号端sck2的信号不存在交叠，可以实现相邻两级移位寄存器的输出信号的有效电平脉冲不存在交叠。
135.还需说明的是，对于图11所示驱动时序，在第二阶段t2和第三阶段t3之间，以及第三节点t3与第四阶段t4之间均存在过渡阶段，该过渡阶段的工作原理与图8所示工作时序的工作原理类似，在此不再赘述。
136.图11所示工作时序同样适用于图9所示移位寄存器。其中，对于图9所示移位寄存器与图7所示移位寄存器结构相同的部分，在各阶段的工作过程与图7所示移位寄存器的工作过程均相同，在此不再赘述。以下仅对图9所示移位寄存器与图7所示移位寄存器结构不同的部分的工作过程进行说明，也即对第四控制单元113所包括第八晶体管t8和第九晶体管t9在各阶段的工作过程进行说明。仍以图9中各晶体管均为p型晶体管为例，参考图9和图11，移位寄存器的工作过程包括第一阶段t1、第二阶段t2、第三阶段t3、第四阶段t4、第五阶段t5。
137.在第一阶段t1，第三节点n3和第一节点n1的电位为高电平，因此第八晶体管t8关断，第一电平信号vgh无法通过第八晶体管t8和第九晶体管t9向第二节点n2传输。
138.在第二阶段t2，第三节点n3和第一节点n1的电位为低电平，因此第八晶体管t8导通；第二时钟信号端sck2的信号为高电平，第九晶体管t9关断，第一电平信号vgh无法通过第八晶体管t8和第九晶体管t9向第二节点n2传输。
139.在第三阶段t3，第三节点n3和第一节点n1的电位为低电平，因此第八晶体管t8导
通；第二时钟信号端sck2的信号为低电平，第九晶体管t9导通，第一电平信号vgh通过第八晶体管t8和第九晶体管t9向第二节点n2传输，进而可以实现在第一节点n1电位为低电平时，通过第四控制单元113(第八晶体管t8和第九晶体管t9)将第二节点n2置为高电平，实现第一节点n1和第二节点n2电位信号互控，保持内部节点的电位稳定。
140.在第四阶段t4，第三节点n3和第一节点n1的电位为低电平，因此第八晶体管t8导通；第二时钟信号端sck2的信号为高电平，第九晶体管t9关断，第一电平信号vgh无法通过第八晶体管t8和第九晶体管t9向第二节点n2传输。
141.在第五阶段t5，第三节点n3和第一节点n1的电位为高电平，因此第八晶体管t8关断，第一电平信号vgh无法通过第八晶体管t8和第九晶体管t9向第二节点n2传输。
142.可选的，在第一时钟信号端sck1的信号和第二时钟信号端sck2的信号的有效电平脉冲不存在交叠，第三时钟信号端sck3的信号相对于第二时钟信号端sck2的信号的延迟时间，等于第二时钟信号端sck2的信号相对于第一时钟信号端sck1的信号的延迟时间的m倍，m为正整数。
143.其中，m等于1时，第三时钟信号端sck3的信号相对于第二时钟信号端sck2的信号的延迟时间，等于第二时钟信号端sck2的信号相对于第一时钟信号端sck1的信号的延迟时间。在部分可选实施例中，第一时钟信号端sck1的信号、第二时钟信号端sck2的信号和第三时钟信号端sck3的信号的时钟周期为3倍行周期，第三时钟信号端sck3的信号相对于第二时钟信号端sck2的信号的延迟时间等于1倍行周期，第二时钟信号端sck2的信号相对于第一时钟信号端sck1的信号的延迟时间也等于1倍行周期，一个时钟周期内，时钟信号的有效电平脉冲的时长小于1倍行周期。在部分可选实施例中，第一时钟信号端sck1的信号、第二时钟信号端sck2的信号和第三时钟信号端sck3的信号的时钟周期为4倍行周期，第三时钟信号端sck3的信号相对于第二时钟信号端sck2的信号的延迟时间等于2倍行周期，第二时钟信号端sck2的信号相对于第一时钟信号端sck1的信号的延迟时间等于1倍行周期，一个时钟周期内，时钟信号的有效电平脉冲的时长小于1倍行周期。在本发明其他可选实施例中，还可设置第一时钟信号端sck1的信号、第二时钟信号端sck2的信号和第三时钟信号端sck3的信号的时钟周期为n(n为大于或等于4的整数)倍行周期，本实施例在此不做具体限定。其中，图11中所示工作时序对应第一时钟信号端sck1的信号、第二时钟信号端sck2的信号和第三时钟信号端sck3的信号的时钟周期为4倍行周期，且第三时钟信号端sck3的信号相对于第二时钟信号端sck2的信号的延迟时间等于2倍行周期的情况。
144.通过对图8和图11所示移位寄存器的工作时序的分析过程可知，本实施例的移位寄存器，通过控制第一时钟信号端sck1的信号和第二时序信号的有效电平脉冲交叠或不交叠，可以控制栅极移位寄存器的相邻两级移位寄存器的输出信号的有效电平脉冲有无交叠，进而提高栅极驱动电路所输出栅极驱动信号的灵活性。
145.还需说明的是，图8和图11所示工作时序示出了中间时钟信号sck0，该中间时钟信号sck0相对于第二时钟信号端sck2的信号的延迟时间，等于第三时钟信号端sck3的信号相对于第二时钟信号端sck2的信号的延迟时间。图12是本发明实施例提供的另一种移位寄存器的工作时序图，图13是本发明实施例提供的另一种移位寄存器的工作时序图，二者均适用于驱动本发明上述任意实施例的移位寄存器工作。参见图12和图13，当起始信号sin的低电平的时间区间，覆盖第一时钟信号端sck1、第三时钟信号端sck3或第二时钟信号端sck2
中的两个连续的低电平的时间区间时，扫描信号输出端out输出的信号包括2个低电平。
146.由上述分析可知，移位寄存器输出端out输出的信号中的脉冲数量，由起始信号sin的脉冲宽度所覆盖的第一时钟信号端sck1、第二时钟信号端sck2或第三时钟信号端sck3中的连续脉冲数量所决定，通过调节起始信号sin的信号脉宽，可以调节移位寄存器输出的扫描信号中的脉冲数量，使得本发明实施例所提供的移位寄存器，能够提供多种脉冲数量的扫描信号，进一步提高了移位寄存器应用的灵活性。
147.本发明实施例还提供了一种栅极驱动电路，图14是本发明实施例提供的一种栅极驱动电路的结构示意图，参考图14，该栅极驱动电路包括多级级联的移位寄存器，移位寄存器可以是本发明上述任意实施例的移位寄存器50。
148.参考图14，栅极驱动电路还包括起始信号线50(起始信号线50用于向第一级移位寄存器传输起始信号sin，其他级移位寄存器的起始信号为前一级的移位寄存器的输出信号)和多条时钟信号线，多条时钟信号线包括第一时钟信号线710、第二时钟信号线720、第三时钟信号线730和第四时钟信号线740，第一时钟信号线710、第二时钟信号线720、第三时钟信号线730和第四时钟信号线740被配置为传输时序依次延迟的时钟信号。
149.图15是本发明实施例提供的一种栅极驱动电路的驱动时序示意图。结合图14和图15，第一时钟信号线710用于传输第一时钟信号clk1，第二时钟信号线720用于传输第二时钟信号clk2，第三时钟信号线730用于传输第三时钟信号clk3，第四时钟信号线740用于传输第四时钟信号clk4，且第一时钟信号clk1、第二时钟信号clk2、第三时钟信号clk3和第四时钟信号clk4的脉冲时序依次延迟。
150.进一步地，第4n-3级移位寄存器50的第一时钟信号端sck1连接第一时钟信号线710，第4n-3级移位寄存器50的第二时钟信号端sck2连接第二时钟信号线720，第4n-3级移位寄存器50的第三时钟信号端sck3连接第四时钟信号线740。
151.第4n-2级移位寄存器50的第一时钟信号端sck1连接第二时钟信号线720，第4n-2级移位寄存器50的第二时钟信号端sck2连接第三时钟信号线730，第4n-2级移位寄存器50的第三时钟信号端sck3连接第一时钟信号线710。
152.第4n-1级移位寄存器50的第一时钟信号端sck1连接第三时钟信号线730，第4n-1级移位寄存器50的第二时钟信号端sck2连接第四时钟信号线740，第4n-1级移位寄存器50的第三时钟信号端sck3连接第二时钟信号线720。
153.第4n级移位寄存器50的第一时钟信号端sck1连接第四时钟信号线740，第4n级移位寄存器50的第二时钟信号端sck2连接第一时钟信号线710，第4n级移位寄存器50的第三时钟信号端sck3连接第三时钟信号线730；
154.其中，n为大于或等于1的整数，且4n小于或等于移位寄存器50的总数。
155.图14中仅示出了显示面板中的第1级至第4级移位寄存器50，满足n＝1的情况。在实际应用中，显示面板可包括多级移位寄存器50，且每4级移位寄存器50构成一个循环，以使每一级移位寄存器50的第一时钟信号端sck1、第三时钟信号端sck3和第二时钟信号端sck2的导通电平的时序依次延迟，且相邻两级移位寄存器50中，后一级移位寄存器50的第一时钟信号端sck1的导通电平的到来时间，晚于前一级移位寄存器50的第一时钟信号端sck1的导通电平的到来时间，后一级移位寄存器50的第二时钟信号端sck2的导通电平的到来时间，晚于前一级移位寄存器50的第二时钟信号端sck2的导通电平的到来时间，后一级
移位寄存器50的第三时钟信号端sck3的导通电平的到来时间，晚于前一级移位寄存器50的第三时钟信号端sck3的导通电平的到来时间。图15中示意性地示出了显示面板中的第1级至第12级移位寄存器50输出的扫描信号s1至s12的波形，可见，本发明实施例中多个级联的移位寄存器50，实现了逐级输出时序依次后移的扫描信号。
156.结合图14和图15，进一步地，第一时钟信号线710、第二时钟信号线720、第三时钟信号线730和第四时钟信号线740被配置为传输时序依次延迟预设单位时长的时钟信号，预设时长大于或等于时钟信号的有效电平脉冲对应时长的1/2。
157.示例性地，以预设时长等于行周期h为例，则第一时钟信号clk1、第二时钟信号clk2、第三时钟信号clk3和第四时钟信号clk4的周期均为4h，第一时钟信号clk1、第二时钟信号clk2、第三时钟信号clk3和第四时钟信号clk4的脉冲时序依次延迟h，第一时钟信号clk1、第二时钟信号clk2、第三时钟信号clk3和第四时钟信号clk4的有效电平脉冲的持续时长为w，且0＜w＜2h。优选地，设置h＜w＜2h。这样能够满足每一级扫描电路50的第一时钟信号端sck1、第二时钟信号端sck2和第三时钟信号端sck3的时钟信号需求。
158.本发明实施例的技术方案，通过调节起始信号线60提供至第1级扫描电路50的起始信号sin的有效电平脉冲的持续时间，以及第一时钟信号clk1、第二时钟信号clk2、第三时钟信号clk3和第四时钟信号clk4的时序，能够使显示面板中的扫描电路50提供多样化的扫描信号。
159.图16是本发明实施例提供的另一种显示面板的驱动时序图；图17是本发明实施例提供的另一种显示面板的驱动时序图；图18是本发明实施例提供的另一种显示面板的驱动时序图。
160.其中，图15和图16均示出了第1级移位寄存器50的起始信号sin的有效电平脉冲的时间区间，覆盖第一时钟信号clk1、第二时钟信号clk2、第三时钟信号clk3和第四时钟信号clk4中一个有效电平脉冲的时间区间的情况。结合图14和图15，在第一时钟信号clk1和第二时钟信号clk2的脉冲时序相交叠，第二时钟信号clk2和第三时钟信号clk3的脉冲时序相交叠，且第三时钟信号clk3和第四时钟信号clk4的脉冲时序相交叠的情况下，相邻两级移位寄存器50输出的扫描信号的脉冲时序存在交叠。结合图14和图16，在第一时钟信号clk1、第二时钟信号clk2、第三时钟信号clk3和第四时钟信号clk4的脉冲时序无交叠的情况下，相邻两级移位寄存器50输出的扫描信号的脉冲时序无交叠。
161.图17和图18均示出了第1级移位寄存器50的起始信号sin的有效电平脉冲的时间区间，覆盖第一时钟信号clk1中的相邻两个有效电平脉冲的时间区间的情况，使得每一级移位寄存器50输出的扫描信号均包括两个有效电平脉冲。当第1级移位寄存器50的起始信号sin的有效电平脉冲的时间区间，覆盖第一时钟信号clk1中m个连续的有效电平脉冲的时间区间时，每一级移位寄存器50输出的扫描信号均包括p个有效电平脉冲。优选地，1≤p≤4。
162.结合图14和图17，在第一时钟信号clk1和第二时钟信号clk2的脉冲时序相交叠，第二时钟信号clk2和第三时钟信号clk3的脉冲时序相交叠，且第三时钟信号clk3和第四时钟信号clk4的脉冲时序相交叠的情况下，相邻两级移位寄存器50输出的扫描信号的脉冲时序存在交叠。结合图14和图18，在第一时钟信号clk1、第二时钟信号clk2、第三时钟信号clk3和第四时钟信号clk4的脉冲时序无交叠的情况下，相邻两级移位寄存器50输出的扫描
信号的脉冲时序无交叠。
163.但需要说明的是，当向各级移位寄存器输入的第一时钟信号和第二时钟信号的有效电平脉冲不存在交叠时，也可设置三条时钟信号线。图19是本发明实施例提供的另一种栅极驱动电路的结构示意图，参考图19，当向各级移位寄存器输入的第一时钟信号端sck1的信号和第二时钟信号端sck2的信号的有效电平脉冲不存在交叠时，栅极驱动电路可以包括起始信号线50、第一时钟信号线710、第二时钟信号线720、第三时钟信号线730。其中从第一级移位寄存器开始，每三级级联的移位寄存器构成一个寄存器组，在每个寄存器组内，第一级移位寄存器的第一时钟信号端sck1的信号由第一时钟信号线710提供，第二时钟信号端sck2的信号由第二时钟信号线720提供，第三时钟信号端sck3的信号由第三时钟信号线730提供；第二级移位寄存器的第一时钟信号端sck1的信号由第二时钟信号线720提供，第二时钟信号端sck2的信号由第三时钟信号线730提供，第三时钟信号端sck3的信号由第一时钟信号线710提供；第三级移位寄存器的第一时钟信号端sck1的信号由第三时钟信号线730提供，第二时钟信号端sck2的信号由第一时钟信号线710提供，第三时钟信号端sck3的信号由第二时钟信号线720提供。
164.本发明实施例还提供了一种栅极驱动电路的驱动方法，该栅极驱动电路的驱动方法用于驱动本发明上述实施例的栅极驱动电路，图20是本发明实施例提供的一种栅极驱动电路的驱动方法的流程图，参考图20，该栅极驱动电路的驱动方法包括：
165.步骤210、向第一控制模块输入起始信号，并向第一时钟信号端、第二时钟信号端输入对应的信号，以使第一控制模块根据第一时钟信号端的信号、第二时钟信号端的信号和第二节点的电平控制起始信号和第一电平信号向第一节点传输；
166.步骤220、向第二控制模块输入起始信号，并向第三时钟信号端输入对应的信号，以使第二控制模块根据起始信号和第三时钟信号端的信号控制第二电平信号和第三时钟信号端的信号向第二节点传输；
167.步骤230、输出模块根据第一节点的电平控制第二时钟信号端的信号向移位寄存器输出端传输，以及根据第二节点的电平控制第一电平信号向移位寄存器输出端传输。
168.其中，第二时钟信号端的有效电平脉冲相对于第一时钟信号端的有效电平脉冲存在延迟，且延迟时间大于或等于有效电平脉冲对应时间的1/2；第三时钟信号端的的有效电平脉冲相对于第二时钟信号端的的有效电平脉冲存在延迟；起始信号的有效电平脉冲与第一时钟信号端的信号的一个有效电平脉冲重叠。
169.可选的，第一时钟信号、第二时钟信号和第三时钟信号的周期等于4倍行周期，第二时钟信号相对第一时钟信号延迟一倍行周期，第三时钟信号相对第二时钟信号延迟二倍行周期；一个时钟周期内，第一时钟信号和第二时钟信号的有效电平脉冲时长大于一倍行周期，且小于2倍行周期。
170.可选的，第一时钟信号和第二时钟信号的有效电平脉冲不存在交叠；第三时钟信号相对于第二时钟信号的延迟时间，等于第二时钟信号相对于第一时钟信号的延迟时间的m倍，m为正整数。
171.本发明实施例还提供的栅极驱动电路的驱动方法，该栅极驱动电路的驱动方法用于驱动本发明上述实施例的栅极驱动电路，具备本发明上述任意实施例的栅极驱动电路的有益效果。
172.注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。

技术特征：
1.一种移位寄存器，其特征在于，包括：第一控制模块、第二控制模块和输出模块；其中所述第一控制模块的输出端连接第一节点、所述第二控制模块的输出端连接第二节点；所述第一控制模块用于根据第一时钟信号端的信号、第二时钟信号端的信号和所述第二节点的电平控制起始信号和第一电平信号向所述第一节点传输；所述第二控制模块用于根据所述起始信号和第三时钟信号端的信号控制第二电平信号和所述第三时钟信号端的信号向所述第二节点传输；所述输出模块用于根据第一节点的电平控制所述第二时钟信号端的信号向所述移位寄存器输出端传输，以及根据所述第二节点的电平控制所述第一电平信号向所述移位寄存器输出端传输；其中，所述第二时钟信号端的有效电平脉冲相对于所述第一时钟信号端的有效电平脉冲存在延迟，且延迟时间大于或等于所述有效电平脉冲对应时间的1/2；所述第三时钟信号端的的有效电平脉冲相对于所述第二时钟信号端的的有效电平脉冲存在延迟；所述起始信号的有效电平脉冲与所述第一时钟信号端的信号的一个有效电平脉冲重叠。2.根据权利要求1所述的移位寄存器，其特征在于，所述第三时钟信号端的信号的有效电平脉冲与所述第二时钟信号端的信号的有效电平脉冲不交叠；所述第二控制模块具体用于在所述第一节点的电平跳变为有效电平后，且所述第二时钟信号端的信号的有效电平脉冲到来之前，根据所述第三时钟信号端的信号和所述起始信号将所述第二节点的电平置为无效电平。3.根据权利要求2所述的移位寄存器，其特征在于，所述第二控制模块包括第一控制单元和第二控制单元，所述第一控制单元用于根据所述起始信号控制所述第三时钟信号端的信号向所述第二节点传输，所述第二控制单元用于根据所述第三时钟信号端的信号控制所述第二电平信号向所述第二节点传输；优选的，所述第一控制单元包括第一晶体管，所述第一晶体管的栅极接入所述起始信号，所述第一晶体管的第一极接入所述第三时钟信号端的信号，所述第一晶体管的第二极与所述第二节点电连接；所述第二控制单元包括第二晶体管，所述第二晶体管的栅极接入所述第三时钟信号端的信号，所述第二晶体管的第一极接入第二电平信号，所述第二晶体管的第二极与所述第二节点电连接。4.根据权利要求1所述的移位寄存器，其特征在于，所述输出模块包括第一输出单元和第二输出单元，所述第一输出单元的控制端与所述第一节点电连接，所述第一输出单元的第一端接入所述第二时钟信号端的信号，所述第一输出单元的第二端与所述移位寄存器的输出端电连接；所述第二输出单元的控制端与所述第二节点电连接，所述第二输出单元的第一端接入所述第一电平信号，所述第二输出单元的第二端与所述移位寄存器的输出端电连接。5.根据权利要求4所述的移位寄存器，其特征在于，所述输出模块还包括自举单元，所述自举单元用于根据所述第二时钟信号端的信号的电压变化耦合所述第一节点的电平；优选的，所述自举单元包括第三晶体管和自举电容，所述第三晶体管的栅极与所述第一节点电连接，所述第三晶体管的第一极接入所述第二时钟信号端的信号，所述第三晶体管的第二极连接所述自举电容的第一端，所述自举电容的第二端与所述第一节点电连接。6.根据权利要求1所述的移位寄存器，其特征在于，所述第一控制模块包括输入单元和
第三控制单元，所述输入单元用于根据自身控制端接入的所述第一时钟信号端的信号控制所述起始信号向所述第一节点传输；所述第三控制单元用于根据所述第二节点的电平和所述第二时钟信号端的信号控制所述第一电平信号向所述第一节点传输；优选的，所述输入单元包括第四晶体管，所述第四晶体管的栅极接入所述第一时钟信号端的信号，所述第四晶体管的第一极接入所述起始信号，所述第四晶体管的第二极与所述第一节点电连接；优选的，所述第三控制单元包括第五晶体管和第六晶体管，所述第五晶体管的栅极与所述第二节点电连接，所述第五晶体管的第一极接入所述第一电平信号，所述第五晶体管的第二极与所述第六晶体管的第一极电连接；所述第六晶体管的栅极接入所述第二时钟信号端的信号，所述第六晶体管的第二极与所述第一节点电连接；优选的，所述第一控制模块还包括第七晶体管，所述第七晶体管的栅极接入第二电平信号，所述第四晶体管的第二极、所述第六晶体管的第二极均通过所述第七晶体管与所述第一节点电连接。7.根据权利要求6所述的移位寄存器，其特征在于，所述第一控制模块还包括第四控制单元，所述第四控制单元用于根据所述第一节点的电位、所述第二时钟信号端的信号控制所述第一电平信号向所述第二节点的传输；优选的，所述第四控制单元包括第八晶体管和第九晶体管，所述第八晶体管的栅极与所述第一节点电连接，所述第八晶体管的第一极接入所述第一电平信号，所述第八晶体管的第二极与所述第九晶体管的第一极电连接；所述第九晶体管的栅极连接所述第二时钟信号端，所述第九晶体管的第二极与所述第二节点电连接。8.一种栅极驱动电路，其特征在于，包括权利要求1-7任一项的多级级联的移位寄存器；所述栅极驱动电路还包括：第一时钟信号线、第二时钟信号线、第三时钟信号线和第四时钟信号线，所述第一时钟信号线、所述第二时钟信号线、所述第三时钟信号线和所述第四时钟信号线被配置为传输时序依次延迟的时钟信号；第4n-3级所述移位寄存器的第一时钟信号端连接所述第一时钟信号线，第4n-3级所述移位寄存器的第二时钟信号端连接所述第二时钟信号线，第4n-3级所述移位寄存器的第三时钟信号端连接所述第四时钟信号线；第4n-2级所述移位寄存器的第一时钟信号端连接所述第二时钟信号线，第4n-2级所述移位寄存器的第二时钟信号端连接所述第三时钟信号线，第4n-2级所述移位寄存器的第三时钟信号端连接所述第一时钟信号线；第4n-1级所述移位寄存器的第一时钟信号端连接所述第三时钟信号线，第4n-1级所述移位寄存器的第二时钟信号端连接所述第四时钟信号线，第4n-1级所述移位寄存器的第三时钟信号端连接所述第二时钟信号线；第4n级所述移位寄存器的第一时钟信号端连接所述第四时钟信号线，第4n级所述移位寄存器的第二时钟信号端连接所述第一时钟信号线，第4n级所述移位寄存器的第三时钟信
号端连接所述第三时钟信号线；其中，n为大于或等于1的整数，且4n小于或等于所述移位寄存器的总数；所述第一时钟信号线、所述第二时钟信号线、所述第三时钟信号线和所述第四时钟信号线被配置为传输时序依次延迟预设时长的时钟信号，所述预设时长大于或等于所述时钟信号的有效电平脉冲对应时长的1/2。9.一种栅极驱动电路的驱动方法，其特征在于，包括：向第一控制模块输入起始信号，并向第一时钟信号端、第二时钟信号端输入对应的信号，以使所述第一控制模块根据第一时钟信号端的信号、第二时钟信号端的信号和第二节点的电平控制起始信号和第一电平信号向第一节点传输；向第二控制模块输入所述起始信号，并向第三时钟信号端输入对应的信号，以使所述第二控制模块根据所述起始信号和第三时钟信号端的信号控制第二电平信号和所述第三时钟信号端的信号向所述第二节点传输；输出模块根据第一节点的电平控制所述第二时钟信号端的信号向移位寄存器输出端传输，以及根据所述第二节点的电平控制所述第一电平信号向移位寄存器输出端传输；其中，所述第二时钟信号端的有效电平脉冲相对于所述第一时钟信号端的有效电平脉冲存在延迟，且延迟时间大于或等于所述有效电平脉冲对应时间的1/2；所述第三时钟信号端的的有效电平脉冲相对于所述第二时钟信号端的的有效电平脉冲存在延迟；所述起始信号的有效电平脉冲与所述第一时钟信号端的信号的一个有效电平脉冲重叠。10.根据权利要求9所述的栅极驱动电路的驱动方法，其特征在于，所述第一时钟信号端的信号和所述第二时钟信号端的信号的有效电平脉冲存在交叠；优选的，所述第一时钟信号端的信号、所述第二时钟信号端的信号和所述第三时钟信号端的信号的时钟周期相等，且一个所述时钟周期内，所述有效电平脉冲的时间大于行周期，其中所述行周期等于1与刷新频率的商，除以显示面板中像素电路的总行数；优选的，所述第一时钟信号端的信号、所述第二时钟信号端的信号和所述第三时钟信号端的信号的周期等于4倍行周期，所述第二时钟信号端的信号相对所述第一时钟信号端的信号延迟一倍行周期，所述第三时钟信号端的信号相对所述第二时钟信号端的信号延迟二倍行周期；一个所述时钟周期内，所述第一时钟信号端的信号和所述第二时钟信号端的信号的有效电平脉冲时长大于一倍行周期，且小于2倍行周期；或者，所述第一时钟信号端的信号和所述第二时钟信号端的信号的有效电平脉冲不存在交叠；所述第三时钟信号端的信号相对于所述第二时钟信号端的信号的延迟时间，等于所述第二时钟信号端的信号相对于所述第一时钟信号端的信号的延迟时间的m倍，m为正整数。

技术总结
本发明实施例公开了一种移位寄存器、栅极驱动电路及其驱动方法，通过设置第一控制模块根据第一时钟信号端的信号、第二时钟信号端的信号和第二节点的电平控制起始信号和第一电平信号向第一节点传输；第二控制模块根据起始信号和第三时钟信号端的信号控制第二电平信号和第三时钟信号端的信号向第二节点传输；输出模块根据第一节点的电平控制第二时钟信号端的信号向移位寄存器输出端传输。本发明技术方案，可以通过控制第一时钟信号端的信号和第二时钟信号端的信号存在交叠或不存在交叠来控制相邻两级移位寄存器输出的有效电平信号存在交叠或不存在交叠，进而增加包括本实施例的移位寄存器的栅极驱动电路输出的灵活性，满足显示面板的应用需求。足显示面板的应用需求。足显示面板的应用需求。


技术研发人员：郭恩卿 鲁建军 盖翠丽 李俊峰
受保护的技术使用者：合肥维信诺科技有限公司
技术研发日：2023.03.13
技术公布日：2023/9/22