一种双栅ITZO薄膜晶体管及其制备方法

一种双栅itzo薄膜晶体管及其制备方法
技术领域
1.本发明涉及微电子技术领域，尤其涉及一种双栅itzo薄膜晶体管及其制备方法。


背景技术：

2.薄膜晶体管被广泛的应用于屏幕显示中，包括非晶硅薄膜晶体管、多晶硅薄膜晶体管，金属氧化物薄膜晶体管等。基于a-itzo的兼容后道工艺(beol)、良好的大面积成膜均一性、超低的关态电流(i
off
)、高迁移率(μ)等优点，研究人员认为它在单一三维(m3d)集成、先进逻辑器件、存储器等领域具有很广的应用前景。
3.但是现有技术中双栅itzo薄膜晶体管的高迁移率和高稳定性很难同时满足。


技术实现要素：

4.鉴于上述的分析，本发明实施例旨在提供一种双栅itzo薄膜晶体管及其制备方法，用以解决现有技术中薄膜晶体管的高迁移率和高稳定性难以同时实现的问题。
5.一方面，本发明提供了一种双栅itzo薄膜晶体管，所述的晶体管自下而上包括依次叠加设置的背栅、背栅介质层、a-itzo层、顶栅介质层和顶栅；
6.所述的a-itzo层的左端的上表面与顶栅介质层之间设置有源极层，所述的a-itzo层的右端的上表面与顶栅介质层之间设置有漏极层；
7.所述的背栅介质层和顶栅介质层的材质均为氧化铝。
8.进一步的，所述的背栅材质为钼，厚度为20-30nm。
9.进一步的，所述的背栅介质层的厚度为10-20nm。
10.进一步的，所述的a-itzo层的厚度为7-15nm。
11.进一步的，所述的顶栅介质层的厚度为10-20nm。
12.进一步的，所述的源极层材质为ti/au，ti厚度为5-20nm，au厚度为15-30nm。
13.进一步的，所述的漏极层材质为ti/au，ti厚度为5-20nm，au厚度为15-30nm。
14.进一步的，所述的顶栅材质为ti/au，ti厚度为5-20nm，au厚度为15-30nm。
15.进一步的，所述晶体管的迁移率≥50cm2/vs，在
±
5v的作用下3600s的阈值电压漂移＜1v，亚阈值摆幅为120-150mv/decade。
16.另一方面，本发明提供了一种所述的晶体管的制备方法，所述方法包括如下步骤：
17.(1)在氧化硅衬底上制备背栅；
18.(2)在所述的背栅上制备背栅介质层；
19.(3)在所述的背栅介质层上制备a-itzo层；
20.(4)在所述的a-itzo层上制备源极层和漏极层；
21.(5)在所述的源极层、漏极层和a-itzo层上制备顶栅介质层；
22.(6)在所述的顶栅介质层上制备顶栅。
23.与现有技术相比，本发明至少可实现如下有益效果之一：
24.(1)本发明的背栅介质层和顶栅介质层材质均采用氧化铝，可以在上下两个栅极
同时施加栅压的时候，载流子倾向于在沟道中部运动，更少受到背栅介质层和顶栅介质层两个界面对器件性能的影响，从而实现更好的稳定性和更高的迁移率，本发明所述晶体管的迁移率≥50cm2/vs，在
±
5v的作用下3600s的阈值电压漂移＜1v，优化了晶体管的亚阈值摆幅，亚阈值摆幅可以达到120-150mv/decade；
25.(2)本发明的制备方法可以使itzo晶体管不被杂质缺陷掺杂，具有超干净的沟道界面，保持良好的电学特性，且制备方法简单，可大规模生产。
26.本发明中，上述各技术方案之间还可以相互组合，以实现更多的优选组合方案。本发明的其他特征和优点将在随后的说明书中阐述，并且，部分优点可从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和其他优点可通过说明书以及附图中所特别指出的内容中来实现和获得。
附图说明
27.附图仅用于示出具体实施例的目的，而并不认为是对本发明的限制，在整个附图中，相同的参考符号表示相同的部件。
28.图1为本发明提供的一种双栅itzo薄膜晶体管的结构示意图。
29.附图标记：
30.1-背栅、2-背栅介质层、3-a-itzo层、4-顶栅介质层、5-顶栅、6-源极层、7-漏极层。
具体实施方式
31.下面结合附图来具体描述本发明的优选实施例，其中，附图构成本发明一部分，并与本发明的实施例一起用于阐释本发明的原理，并非用于限定本发明的范围。
32.本发明的一个具体实施例，公开了一种双栅itzo薄膜晶体管，如图1所示，所述的晶体管自下而上包括依次叠加设置的背栅1、背栅介质层2、a-itzo层3、顶栅介质层4和顶栅5；
33.所述的a-itzo层3的左端的上表面与顶栅介质层4之间设置有源极层6，所述的a-itzo层3的右端的上表面与顶栅介质层4之间设置有漏极层7；
34.所述的背栅介质层2和顶栅介质层4的材质均为氧化铝。
35.与现有技术相比，本发明的双栅itzo薄膜晶体管中结构中加入了背栅介质层2和顶栅介质层4，背栅介质层2和顶栅介质层4材质均采用氧化铝，可以在上下两个栅极同时施加栅压的时候，载流子倾向于在沟道中部运动，更少受到背栅介质层2和顶栅介质层4两个界面对器件性能的影响，从而实现更好的稳定性和更高的迁移率，本发明所述晶体管的迁移率≥50cm2/vs，在
±
5v的作用下3600s的阈值电压漂移＜1v，优化了晶体管的亚阈值摆幅，亚阈值摆幅可以达到120-150mv/decade。
36.具体的，所述的背栅1材质为钼，厚度为20-30nm，优选的厚度为20nm。
37.示例性的，厚度为20nm、22nm、24nm、26nm、28nm、30nm。
38.需要说明的，过厚的钼(mo)会使得器件难以做薄，过薄则容易在干法刻蚀工艺过程中造成过刻。
39.具体的，所述的背栅介质层2的厚度为10-20nm，优选的，厚度为20nm，例如，厚度为10nm、12nm、14nm、16nm、18nm、20nm。
40.需要说明的，过薄的背栅介质层2会导致晶体管击穿，过厚的背栅介质层2会导致栅控能力大幅度下降。
41.具体的，所述的a-itzo层3的厚度为7-15nm，优选的，厚度为10nm，例如，厚度为7nm、8nm、9nm、10nm、11nm、12nm、13nm、14nm、15nm。
42.需要说明的，过薄的a-itzo层3会极易受到背栅介质层2和顶栅介质层4两个界面的影响，从而导致迁移率下降，过厚的a-itzo层3则会超出栅极控制范围而导致器件无法正常关闭。
43.具体的，所述的顶栅介质层4的厚度为10-20nm，优选的，厚度为20nm，例如，厚度为10nm、12nm、14nm、16nm、18nm、20nm。
44.需要说明的，过薄的顶栅介质层4会导致晶体管击穿且对水和空气的屏蔽作用较弱，过厚的顶栅介质层4会导致栅控能力大幅度下降。
45.具体的，所述的源极层6材质为ti/au，ti厚度为5-20nm，优选的，厚度为10nm，例如，厚度为5nm、7nm、9nm、11nm、13nm、15nm、17nm、19nm、20nm，au厚度为15-30nm，优选的，厚度为30nm，例如厚度为15nm、18nm、21nm、24nm、27nm、30nm。
46.需要说明的，源极层6厚度过薄会对其和a-itzo层3的接触性能产生影响，过厚则会对顶栅5的电场产生较大的屏蔽作用。
47.具体的，所述的漏极层7材质为ti/au，ti厚度为5-20nm，优选的，厚度为10nm，例如，厚度为5nm、7nm、9nm、11nm、13nm、15nm、17nm、19nm、20nm，au厚度为15-30nm，优选的，厚度为30nm，例如厚度为15nm、18nm、21nm、24nm、27nm、30nm。
48.需要说明的，漏极层7厚度过薄会对其和a-itzo层3的接触性能产生影响，过厚则会对顶栅5的电场产生较大的屏蔽作用。
49.具体的，所述的顶栅5材质为ti/au，ti厚度为5-20nm，优选的，厚度为10nm，例如，厚度为5nm、7nm、9nm、11nm、13nm、15nm、17nm、19nm、20nm，au厚度为15-30nm，优选的，厚度为30nm，例如厚度为15nm、18nm、21nm、24nm、27nm、30nm。
50.需要说明的，顶栅5过薄则无法保证金属能够黏附在顶栅介质层4表面并成膜，过厚则会阻碍器件做薄。
51.具体的，所述晶体管的迁移率≥50cm2/vs，例如迁移率为50cm2/vs、50.7cm2/vs、52.2cm2/vs，在
±
5v的作用下3600s的阈值电压漂移＜1v，例如，阈值电压漂移为0.95v、0.90v、0.80v、0.70v、0.60v、0.50v、0.40v、0.30v、0.25v，亚阈值摆幅为120-150mv/decade，例如，120mv/decade、125mv/decade、130mv/decade、135mv/decade、140mv/decade、145mv/decade、150mv/decade。
52.具体的，如图1所示，所述的背栅介质层2覆盖背栅1的上表面和左右两个侧面，且背栅介质层2的底面与背栅1的底面平齐，a-itzo层3覆盖部分的背栅介质层2的上表面，a-itzo层3左端上表面被源极层6覆盖，a-itzo层3右端上表面被漏极层7覆盖，源极层6和漏极层7结构相同且左右对称设置，背栅介质层2未被a-itzo层3覆盖的上表面被源极层6和漏极层7覆盖，源极层6和漏极层7均为左右两端厚度小中间厚度大的结构，源极层6和漏极层7被a-itzo层3上表面所在的平面分成上下两个长方体结构。另外，源极层6和漏极层7之间设置有沟道，所述的沟道与源极层6和漏极层7的上表面均全部被顶栅介质层4覆盖，顶栅介质层4的上表面部分被顶栅5覆盖。
53.本发明的另一个实施例，公开了一种所述的晶体管的制备方法，所述方法包括如下步骤：
54.(1)在氧化硅衬底上制备背栅1；
55.(2)在所述的背栅1上制备背栅介质层2；
56.(3)在所述的背栅介质层2上制备a-itzo层3；
57.(4)在所述的a-itzo层3上制备源极层6和漏极层7；
58.(5)在所述的源极层6、漏极层7和a-itzo层3上制备顶栅介质层；
59.(6)在所述的顶栅介质层4上制备顶栅5。
60.具体的，步骤(1)中，在氧化硅衬底上制备背栅具体方法为：
61.(1-1)在氧化硅衬底上磁控溅射生长钼，磁控溅射条件为气体为ar和o2混合气，流速分别为10sccm和1.5sccm，功率110w；
62.(1-2)在钼上涂覆负胶，涂覆转速为先500rpm转5s，再4000rpm转60s，置于140-160℃下烘2-4min，曝光后，在温度110-130℃下烘1-3min，放入显影液中浸泡40-50s，取出，用去离子水清洗，吹干；
63.(1-3)采用干法刻蚀8-12s，刻蚀掉未被光刻胶保护的钼；
64.(1-4)放入65-75℃的去胶液中加热浸泡35-45min，取出，超声8-12min，去离子水冲洗吹干，得到背栅。
65.具体的，步骤(2)中，在300℃的沉积温度下，先通5遍h2o，再通tma(三甲基铝)气体，在背栅1上原子层沉积氧化铝作为背栅介质层2。
66.具体的，步骤(3)中a-itzo层3的制备方法，具体包括如下步骤：
67.(3-1)通过磁控溅射先在背栅介质层2上室温生长a-itzo薄膜，磁控溅射条件为气体为ar和o2混合气，流速分别为10sccm和1.5sccm，功率110w，涂覆负胶，涂覆转速为先500rpm转5s，再4000rpm转60s，置于140-160℃下烘2-4min，曝光后，在温度110-130℃下烘1-3min，放入显影液中浸泡40-50s，取出，用去离子水清洗，吹干，得到片子备用；
68.(3-2)采用湿法刻蚀，将所述的片子放入55-65℃的a-itzo刻蚀液中浸泡1min，刻蚀掉未被光刻胶保护的a-itzo，取出，去离子水冲洗，吹干；
69.(3-3)放入丙酮溶液中浸泡1h，进行去胶，最后取出，先用丙酮清洗三遍，再用乙醇清洗两遍，最后吹干保存，得到a-itzo层3。
70.具体的，步骤(4)中，在a-itzo层3上制备漏极层6层和源极层7制备具体如下：
71.(4-1)在a-itzo层3上涂覆负胶，涂覆转速先500rpm转5s，再4000rpm转60s，在140-160℃下烘2-4min，曝光后，在110-130℃下烘1-3min，放入显影液中浸泡40-50s，此时，形成图形(预留出漏极层和源极层生长区域)，取出，去离子水冲洗，吹干，得到带有图形的片子；
72.(4-2)采用电子束蒸发在带有图形的片子上生长ti/au，放入丙酮溶液中浸泡0.8-1.2h，待剥离区域整片浮起后，用滴管轻轻吹拂带有图形的片子表面，将钛金剥离，重复2-3遍清洗至丙酮中不再有钛金碎屑漂浮时，用乙醇清洗两遍，吹干保存，得到漏极层6和源极层7。
73.需要说明的，电子束蒸发条件为：真空度：4
×
10-7
torr，蒸发速率0.7埃每秒，电子枪电压10千伏，衬底温度小于等于35度。
74.具体的，步骤(5)中，在所述的源极层6、漏极层7和a-itzo层3上制备顶栅介质层4
具体为：在沉积温度为80-120℃下，先通5遍tma(三甲基铝)气体，再通h2o，在源极层6、漏极层7和a-itzo层3上原子层沉积顶栅介质层4。
75.具体的，步骤(6)中，在顶栅介质层4上制备顶栅5具体如下：
76.(6-1)先在顶栅介质层4上涂覆负胶，涂覆转速先500rpm转5s，再4000rpm转60s，置于140-160℃下烘2-4min，曝光后，在110-130℃下烘1-3min，放入显影液浸泡40-50min，取出，去离子水冲洗，吹干，得到部分未被光刻胶覆盖的片子；
77.(6-2)通过电子束蒸发在部分未被光刻胶覆盖的片子上生长ti/au，放入丙酮溶液浸泡0.8-1.2h，待剥离区域整片浮起，用滴管轻轻吹拂表面，将钛金剥离，重复2-3清洗至丙酮不再有钛金碎屑漂浮，再用乙醇清洗两遍，吹干，得到顶栅5。
78.需要说明的，电子束蒸发条件为：真空度：4
×
10-7
torr，蒸发速率0.7埃每秒，电子枪电压10千伏，衬底温度小于等于35度。
79.具体的，步骤(5)中顶栅介质层采用在80-120℃下原子层沉积制备而成。
80.采用本发明方法制备的晶体管的迁移率≥50cm2/vs，在
±
5v的作用下3600s的阈值电压漂移＜1v，优化了晶体管的亚阈值摆幅，可以达到120-150mv/decade。
81.实施例1
82.如图1所示，本实施例的一种双栅itzo薄膜晶体管自下而上包括依次叠加设置的背栅1、背栅介质层2、a-itzo层3、顶栅介质层4和顶栅5；
83.所述的背栅介质层2和顶栅介质层4的材质均为氧化铝，背栅介质层2的厚度为10nm，顶栅介质层4的厚度为10nm；
84.所述的背栅1材质为钼，厚度为25nm；
85.所述的a-itzo层3的厚度为10nm；
86.所述的源极层6材质为ti/au，ti厚度为5nm，au厚度为15nm；
87.所述的漏极层7材质为ti/au，ti厚度为5nm，au厚度为15nm；
88.所述的顶栅5材质为ti/au，ti厚度为5nm，au厚度为15nm；
89.本实施例的双栅itzo薄膜晶体管的制备方法包括如下步骤：
90.(1)背栅1的制备
91.在氧化硅衬底上磁控溅射生长钼，磁控溅射条件为气体为ar和o2混合气，流速分别为10sccm和1.5sccm，功率110w；在钼上涂覆负胶1500，涂覆转速为先500rpm转5s，再4000rpm转60s，置于140℃下烘2min，曝光后，在温度110℃下烘1min，放入显影液中浸泡40s，取出，用去离子水清洗，吹干；采用干法刻蚀8s，刻蚀掉未被光刻胶保护的钼；放入65℃的去胶液中加热浸泡35min，取出，超声8min，去离子水冲洗吹干，得到背栅；
92.(2)在所述的背栅1上制备背栅介质层2
93.在300℃的温度下，先通5遍h2o，再通tma(三甲基铝)气体，在背栅1上原子层沉积氧化铝作为背栅介质层2；
94.(3)在所述的背栅介质层2上制备a-itzo层3
95.通过磁控溅射先在背栅介质层2上室温生长a-itzo薄膜，磁控溅射条件为气体为ar和o2混合气，流速分别为10sccm和1.5sccm，功率110w，涂覆负胶1500，涂覆转速为先500rpm转5s，再4000rpm转60s，置于140℃下烘2min，曝光后，在温度110℃下烘1-3min，放入显影液中浸泡40s，取出，用去离子水清洗，吹干，得到片子备用；采用湿法刻蚀，将所述的片
子放入55℃的a-itzo刻蚀液中浸泡1min，刻蚀掉未被光刻胶保护的a-itzo，取出，去离子水冲洗，吹干；放入丙酮溶液中浸泡1h，进行去胶，最后取出，先用丙酮清洗三遍，再用乙醇清洗两遍，最后吹干保存，得到a-itzo层3；
96.(4)在所述的a-itzo层3上制备源极层6和漏极层7
97.在a-itzo层3上涂覆负胶1500，涂覆转速先500rpm转5s，再4000rpm转60s，在140℃下烘2min，曝光后，在110℃下烘1min，放入显影液中浸泡40s，此时，形成图形，取出，去离子水冲洗，吹干，得到带有图形的片子；采用电子束蒸发在带有图形的片子上生长ti/au，电子束蒸发条件为：真空度：4
×
10-7
torr，蒸发速率0.7埃每秒，电子枪电压10千伏，衬底温度小于等于35度，放入丙酮溶液中浸泡0.8h，待剥离区域整片浮起后，用滴管轻轻吹拂表面，将钛金剥离，重复2-3遍清洗至丙酮中不再有钛金碎屑漂浮时，用乙醇清洗两遍，吹干保存，得到漏极层6和源极层7；
98.(5)在所述的源极层6、漏极层7和a-itzo层3上制备顶栅介质层
99.在80℃下，先通5遍tma(三甲基铝)气体，再通h2o，在源极层6、漏极层7和a-itzo层3上原子层沉积顶栅介质层4；
100.(6)在所述的顶栅介质层4上制备顶栅5
101.先在顶栅介质层4上涂覆负胶1500，涂覆转速先500rpm转5s，再4000rpm转60s，置于140℃下烘2min，曝光后，在110℃下烘1min，放入显影液浸泡40min，取出，去离子水冲洗，吹干，得到部分未被光刻胶覆盖的片子；通过电子束蒸发在部分未被光刻胶覆盖的片子上生长ti/au，电子束蒸发条件为：真空度：4
×
10-7
torr，蒸发速率0.7埃每秒，电子枪电压10千伏，衬底温度小于等于35度，放入丙酮溶液浸泡0.8h，待剥离区域整片浮起，用滴管轻轻吹拂表面，将钛金剥离，重复2-3清洗至丙酮不再有钛金碎屑漂浮，再用乙醇清洗两遍，吹干，保存。
102.实施例2
103.本实施例的一种双栅itzo薄膜晶体管自下而上包括依次叠加设置的背栅1、背栅介质层2、a-itzo层3、顶栅介质层4和顶栅5；
104.所述的背栅介质层2和顶栅介质层4的材质均为氧化铝，背栅介质层2的厚度为20nm，顶栅介质层4的厚度为20nm；
105.所述的背栅1材质为钼，厚度为20nm；
106.所述的a-itzo层3的厚度为10nm；
107.所述的源极层6材质为ti/au，ti厚度为10nm，au厚度为30nm；
108.所述的漏极层7材质为ti/au，ti厚度为10nm，au厚度为30nm；
109.所述的顶栅5材质为ti/au，ti厚度为10nm，au厚度为30nm。
110.本实施例的双栅itzo薄膜晶体管的制备方法包括如下步骤：
111.(1)背栅1的制备
112.在氧化硅衬底上磁控溅射生长钼，磁控溅射条件为气体为ar和o2混合气，流速分别为10sccm和1.5sccm，功率110w；在钼上涂覆负胶1500，涂覆转速为先500rpm转5s，再4000rpm转60s，置于150℃下烘3min，曝光后，在温度120℃下烘2min，放入显影液中浸泡45s，取出，用去离子水清洗，吹干；采用干法刻蚀10s，刻蚀掉未被光刻胶保护的钼；放入70℃的去胶液中加热浸泡40min，取出，超声10min，去离子水冲洗吹干，得到背栅；
113.(2)在所述的背栅1上制备背栅介质层2
114.在300℃的温度下，先通5遍h2o，再通tma(三甲基铝)气体，在背栅1上原子层沉积氧化铝作为背栅介质层2；
115.(3)在所述的背栅介质层2上制备a-itzo层3
116.通过磁控溅射先在背栅介质层2上室温生长a-itzo薄膜，磁控溅射条件为气体为ar和o2混合气，流速分别为10sccm和1.5sccm，功率110w，涂覆负胶1500，涂覆转速为先500rpm转5s，再4000rpm转60s，置于150℃下烘3min，曝光后，在温度120℃下烘1-3min，放入显影液中浸泡45s，取出，用去离子水清洗，吹干，得到片子备用；采用湿法刻蚀，将所述的片子放入60℃的a-itzo刻蚀液中浸泡1min，刻蚀掉未被光刻胶保护的a-itzo，取出，去离子水冲洗，吹干；放入丙酮溶液中浸泡1h，进行去胶，最后取出，先用丙酮清洗三遍，再用乙醇清洗两遍，最后吹干保存，得到a-itzo层3；
117.(4)在所述的a-itzo层3上制备源极层6和漏极层7
118.在a-itzo层3上涂覆负胶1500，涂覆转速先500rpm转5s，再4000rpm转60s，在150℃下烘2min，曝光后，在120℃下烘2min，放入显影液中浸泡45s，此时，形成图形，取出，去离子水冲洗，吹干，得到带有图形的片子；采用电子束蒸发在带有图形的片子上生长ti/au，电子束蒸发条件为：真空度：4
×
10-7
torr，蒸发速率0.7埃每秒，电子枪电压10千伏，衬底温度小于等于35度，放入丙酮溶液中浸泡1h，待剥离区域整片浮起后，用滴管轻轻吹拂表面，将钛金剥离，重复2-3遍清洗至丙酮中不再有钛金碎屑漂浮时，用乙醇清洗两遍，吹干保存，得到漏极层6和源极层7；
119.(5)在所述的源极层6、漏极层7和a-itzo层3上制备顶栅介质层
120.在100℃下，先通5遍tma(三甲基铝)气体，再通h2o，在源极层6、漏极层7和a-itzo层3上原子层沉积顶栅介质层4；
121.(6)在所述的顶栅介质层4上制备顶栅5
122.先在顶栅介质层4上涂覆负胶1500，涂覆转速先500rpm转5s，再4000rpm转60s，置于150℃下烘3min，曝光后，在120℃下烘2min，放入显影液浸泡45min，取出，去离子水冲洗，吹干，得到部分未被光刻胶覆盖的片子；通过电子束蒸发在部分未被光刻胶覆盖的片子上生长ti/au，电子束蒸发条件为：真空度：4
×
10-7
torr，蒸发速率0.7埃每秒，电子枪电压10千伏，衬底温度小于等于35度，放入丙酮溶液浸泡1h，待剥离区域整片浮起，用滴管轻轻吹拂表面，将钛金剥离，重复2-3清洗至丙酮不再有钛金碎屑漂浮，再用乙醇清洗两遍，吹干，保存。
123.实施例3
124.本实施例的一种双栅itzo薄膜晶体管自下而上包括依次叠加设置的背栅1、背栅介质层2、a-itzo层3、顶栅介质层4和顶栅5；
125.所述的背栅介质层2和顶栅介质层4的材质均为氧化铝，背栅介质层2的厚度为15nm，顶栅介质层4的厚度为15nm；
126.所述的背栅1材质为钼，厚度为30nm；
127.所述的a-itzo层3的厚度为15nm；
128.所述的源极层6材质为ti/au，ti厚度为20nm，au厚度为22nm；
129.所述的漏极层7材质为ti/au，ti厚度为20nm，au厚度为22nm；
130.所述的顶栅5材质为ti/au，ti厚度为20nm，au厚度为22nm；
131.本实施例的双栅itzo薄膜晶体管的制备方法包括如下步骤：
132.(1)背栅1的制备
133.在氧化硅衬底上磁控溅射生长钼，磁控溅射条件为气体为ar和o2混合气，流速分别为10sccm和1.5sccm，功率110w；在钼上涂覆负胶1500，涂覆转速为先500rpm转5s，再4000rpm转60s，置于160℃下烘4min，曝光后，在温度130℃下烘1min，放入显影液中浸泡50s，取出，用去离子水清洗，吹干；采用干法刻蚀12s，刻蚀掉未被光刻胶保护的钼；放入75℃的去胶液中加热浸泡45min，取出，超声12min，去离子水冲洗吹干，得到背栅；
134.(2)在所述的背栅1上制备背栅介质层2
135.在300℃的温度下，先通5遍h2o，再通tma(三甲基铝)气体，在背栅1上原子层沉积氧化铝作为背栅介质层2；
136.(3)在所述的背栅介质层2上制备a-itzo层3
137.通过磁控溅射先在背栅介质层2上室温生长a-itzo薄膜，磁控溅射条件为气体为ar和o2混合气，流速分别为10sccm和1.5sccm，功率110w，涂覆负胶1500，涂覆转速为先500rpm转5s，再4000rpm转60s，置于160℃下烘4min，曝光后，在温度130℃下烘1-3min，放入显影液中浸泡50s，取出，用去离子水清洗，吹干，得到片子备用；采用湿法刻蚀，将所述的片子放入65℃的a-itzo刻蚀液中浸泡1min，刻蚀掉未被光刻胶保护的a-itzo，取出，去离子水冲洗，吹干；放入丙酮溶液中浸泡1h，进行去胶，最后取出，先用丙酮清洗三遍，再用乙醇清洗两遍，最后吹干保存，得到a-itzo层3；
138.(4)在所述的a-itzo层3上制备源极层6和漏极层7
139.在a-itzo层3上涂覆负胶1500，涂覆转速先500rpm转5s，再4000rpm转60s，在160℃下烘4min，曝光后，在130℃下烘3min，放入显影液中浸泡50s，此时，形成图形，取出，去离子水冲洗，吹干，得到带有图形的片子；采用电子束蒸发在得到带有图形的片子上生长ti/au，电子束蒸发条件为：真空度：4
×
10-7
torr，蒸发速率0.7埃每秒，电子枪电压10千伏，衬底温度小于等于35度，放入丙酮溶液中浸泡1.2h，待剥离区域整片浮起后，用滴管轻轻吹拂表面，将钛金剥离，重复2-3遍清洗至丙酮中不再有钛金碎屑漂浮时，用乙醇清洗两遍，吹干保存，得到漏极层6和源极层7；
140.(5)在所述的源极层6、漏极层7和a-itzo层3上制备顶栅介质层
141.在120℃下，先通5遍tma(三甲基铝)气体，再通h2o，在源极层6、漏极层7和a-itzo层3上原子层沉积顶栅介质层4；
142.(6)在所述的顶栅介质层4上制备顶栅5
143.先在顶栅介质层4上涂覆负胶1500，涂覆转速先500rpm转5s，再4000rpm转60s，置于160℃下烘4min，曝光后，在130℃下烘3min，放入显影液浸泡50min，取出，去离子水冲洗，吹干，得到部分未被光刻胶覆盖的片子；通过电子束蒸发在部分未被光刻胶覆盖的片子上生长ti/au，电子束蒸发条件为：真空度：4
×
10-7
torr，蒸发速率0.7埃每秒，电子枪电压10千伏，衬底温度小于等于35度，放入丙酮溶液浸泡1.2h，待剥离区域整片浮起，用滴管轻轻吹拂表面，将钛金剥离，重复2-3清洗至丙酮不再有钛金碎屑漂浮，再用乙醇清洗两遍，吹干，保存。
144.对比例1
145.本实施例的一种双栅itzo薄膜晶体管的结构与制备方法与实施例2相同，不同之处在于，未长顶栅介质层4。
146.对比例2
147.本实施例的一种双栅itzo薄膜晶体管的结构与制备方法与实施例2相同，不同之处在于，顶栅介质层4替换成200℃下原子层沉积20nm氧化铝。
148.对比例3
149.本实施例的一种双栅itzo薄膜晶体管的结构与制备方法与实施例2相同，不同之处在于，将顶栅介质层4替换为140℃下icp增强化学气相沉积(icpcvd)生长100nm二氧化硅。
150.对比例4
151.本实施例的一种双栅itzo薄膜晶体管的结构与制备方法与实施例2相同，不同之处在于，顶栅介质层4替换为先生长2nmal，通水氧化成氧化铝后再生长18nm氧化铝。
152.试验例1
153.测试实施例1-3和对比例1-4制备的晶体管的性能，结果如表1所示。
154.表1
[0155][0156]
从表1中的结果可以看出，对比例2和4与实施例2相比这两种方法会对器件产生严重劣化，直接导致晶体管无法关闭。对比例2是由于顶栅介质层4形成的温度过高引起的，对比例4中的顶栅介质层4分两次生长不如本技术一次生长的晶体管的性能好。
[0157]
对比例3与实施例2相比二氧化硅的顶栅介质层4会对器件性能，如迁移率和亚阈值摆福造成一定劣化。
[0158]
对比例1与实施例2相比性能较差，这是因为缺乏顶栅介质层4的保护，无法抵抗空气和水汽的入侵，难以在空气中长时间保存。
[0159]
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。

技术特征：
1.一种双栅itzo薄膜晶体管，其特征在于，所述的晶体管自下而上包括依次叠加设置的背栅、背栅介质层、a-itzo层、顶栅介质层和顶栅；所述的a-itzo层的左端的上表面与顶栅介质层之间设置有源极层，所述的a-itzo层的右端的上表面与顶栅介质层之间设置有漏极层；所述的背栅介质层和顶栅介质层的材质均为氧化铝。2.根据权利要求1所述的一种双栅itzo薄膜晶体管，其特征在于，所述的背栅材质为钼，厚度为20-30nm。3.根据权利要求1所述的一种双栅itzo薄膜晶体管，其特征在于，所述的背栅介质层的厚度为10-20nm。4.根据权利要求1-3任一项所述的一种双栅itzo薄膜晶体管，其特征在于，所述的a-itzo层的厚度为7-15nm。5.根据权利要求1-3任一项所述的一种双栅itzo薄膜晶体管，其特征在于，所述的顶栅介质层的厚度为10-20nm。6.根据权利要求1-3任一项所述的一种双栅itzo薄膜晶体管，其特征在于，所述的源极层材质为ti/au，ti厚度为5-20nm，au厚度为15-30nm。7.根据权利要求1-3任一项所述的一种双栅itzo薄膜晶体管，其特征在于，所述的漏极层材质为ti/au，ti厚度为5-20nm，au厚度为15-30nm。8.根据权利要求1所述的一种双栅itzo薄膜晶体管，其特征在于，所述的顶栅材质为ti/au，ti厚度为5-20nm，au厚度为15-30nm。9.一种权利要求1-8任一项所述的晶体管的制备方法，其特征在于，所述方法包括如下步骤：(1)在氧化硅衬底上制备背栅；(2)在所述的背栅上制备背栅介质层；(3)在所述的背栅介质层上制备a-itzo层；(4)在所述的a-itzo层上制备源极层和漏极层；(5)在所述的源极层、漏极层和a-itzo层上制备顶栅介质层；(6)在所述的顶栅介质层上制备顶栅。10.根据权利要求9所述的制备方法，其特征在于，步骤(5)中顶栅介质层采用在80-120℃下原子层沉积制备而成。

技术总结
本发明涉及一种双栅ITZO薄膜晶体管及其制备方法，属于微电子技术领域，解决了现有技术薄膜晶体管的高迁移率和高稳定性难以同时满足的问题。所述的晶体管自下而上包括依次叠加设置的背栅、背栅介质层、a-ITZO层、顶栅介质层和顶栅；所述的a-ITZO层的左端的上表面与顶栅介质层之间设置有源极层，所述的a-ITZO层的右端的上表面与顶栅介质层之间设置有漏极层；所述的背栅介质层和顶栅介质层的材质均为氧化铝。本发明的背栅介质层和顶栅介质层材质均采用氧化铝，在上下两个栅极同时施加栅压的时候，载流子倾向于在沟道中部运动，更少受到背栅介质层和顶栅介质层两个界面对器件性能的影响，从而实现更好的稳定性和更高的迁移率。从而实现更好的稳定性和更高的迁移率。从而实现更好的稳定性和更高的迁移率。


技术研发人员：杨冠华 吴子竞 陈楷飞 刘孟淦 卢文栋 廖福锡 卢年端 李泠
受保护的技术使用者：中国科学院微电子研究所
技术研发日：2023.03.13
技术公布日：2023/9/22