一种可调压控延时链VCDL电路

一种可调压控延时链vcdl电路
技术领域
1.本发明涉及宽锁定频率范围的延迟锁相环（dll）设计领域，具体是一种应用于dll的高可靠可调压控延时链vcdl电路。


背景技术：

2.具有多相位输出的延迟锁相环（dll）广泛用于同步系统，如时钟发生器、频率合成器以及时钟和数据恢复电路。在现代高速采样系统中，多相dll通常需要大量的延迟单元来生成高分辨率输出相位。此外，多相dll用于补偿pvt变化以及许多高频vlsi电路运行期间可能对信号引起的任何延迟不匹配。对于所有这些应用程序，dll 应生成足够数量的延迟范围，同时保持尽可能低的输出抖动。但是由于延迟元件的时序限制，数字dll的工作频率受到限制，使用较大的延迟元素来解决带宽问题会严重增加芯片面积和功耗。同时cmos延迟单元中发生的不匹配也被确定为常见的cmos设计问题。
3.近些年来，出现了基于各种延迟单元的电路结构，如图1。dll中的锁定范围实际上是vcdl中最小和最大延迟之间的范围，它直接影响dll的工作频率范围。vcdl中的锁定范围可以通过增加延迟单元来增加。换句话说，延迟范围意味着 dll 可以锁定的频率范围。由于 dll 仅调整输入信号的相位（延迟）而不是其频率，因此 dll 的延迟范围有限。因为这些延迟单元对工艺的敏感性和自身结构的特性存在很多不同之处，所以形成的dll电路也表现出不同的性能。传统vcdl单元采用模拟cmos放大器结构，其结构不稳定，每一延时单元相延迟输出差统一性较差等。因此提出了另一种新架构，它采用数模混合模式来启用频率范围选择器。频率范围选择器可以产生数字控制信号，以切换vcdl中多控制延迟单元的延迟范围和数控电荷泵的电流。


技术实现要素：

4.针对现有技术存在的技术问题，本发明提供一种高可靠的可调压控延时链vcdl电路，其输出延时可调范围宽。
5.为解决上述技术问题，本发明提出的解决方案为：一种可调压控延时链vcdl电路，包括第一传输门tg1、第一反向器inv1、第一delay单元d1、第二传输门tg2、第二反向器inv2、vcvs单元v1、第二至第十六delay单元d2～d16，vcdl电路的输入端clk通过第一传输门tg1与第一delay单元d1的inp端相连，输入端clk通过第一反向器inv1与第一delay单元d1的的inn端相连，vcdl电路的输入端en通过第二传输门tg2分别与vcvs单元v1的pwrdn端和第一delay单元d1的pwrdn端至第十六delay单元d16的pwrdn端共十六级delay单元相连，输入端en通过第二反向器inv2分别与vcvs单元v1的pwrdp端和第一delay单元d1的pwrdp端至第十六delay单元d16的pwrdp端共十六级delay单元相连，vcdl电路的输入端tune4分别与第一delay单元d1的t5端至第十六delay单元d16的t5端共十六级delay单元相连，vcdl电路的输入端vctrl与vcvs单元v1相连，vcdl电路的输入端tune0与vcvs单元v1的t1相连,vcdl电路的输入端tune1与vcvs单元v1的t2相连，vcdl电路的输入端tune2与vcvs单元v1的
t3相连，vcdl电路的输入端tune3与vcvs单元v1的t4相连，vcdl电路的vcvs单元v1的输出bn和输出bp和第一dealy单元d1至第十六delay单元d16共十六级delay单元相连，vcdl电路的第一delay单元d1的输出pout1和输出nout1和第二delay单元d2相连，第二delay单元d2的输出pout2和输出nout2和第三delay单元d3相连，delay单元以相同的连接方式直到第十六delay单元，第一delay单元d1至第十六delay单元d16共十六级delay单元的out端分别做vcdl电路单元的输出端delayout1~delayout16。
6.作为优选，所述vcvs单元v1包括第一反向器inv1、第二反向器inv2、第一与非门nand1、第二与非门nand2、第三反向器inv3、第四反向器inv4、第三与非门nand3、第五反向器inv5、第六反向器inv6、第四与非门nand4、第七反向器inv7、第八反向器inv8、第五与非门nand5、第九反向器inv9、第一pmos晶体管m1、第二pmos晶体管m2、第三pmos晶体管m3、第一nmos晶体管m4、第二nmos晶体管m5、第三nmos晶体管m6、第四nmos晶体管m7、第五nmos晶体管m8、第四pmos晶体管m9、第五pmos晶体管m10、第六nmos晶体管m11、第六pmos晶体管m12、第七pmos晶体管m13、第八pmos晶体管m14、第九pmos晶体管m15、第七nmos晶体管m16、第十pmos晶体管m17、第八nmos晶体管m18、第九nmos晶体管m19、第十nmos晶体管m20、第十一pmos晶体管m21、第十二pmos晶体管m22、第一电阻r1、第二电阻r2、第三电阻r3、第四电阻r4、第一电容c1和第二电容c2。输入端tune3分别与第七nmos晶体管m16的栅极和第七pmos晶体管m13的栅极相连，输入端tune3通过第二反向器inv2与第十pmos晶体管m17的栅极相连，输入端tune2分别与第六nmos晶体管m11的栅极和第四pmos晶体管m9的栅极相连，输入端tune2通过第一反向器inv1与第六pmos晶体管m12的栅极相连，输入端pwrdn分别与第一pmos晶体管m1的栅极、第十二pmos晶体管m22的栅极、第一与非门nada1、第五nmos晶体管m8的栅极和第二与非门nada2相连，输入端vctrl直接与第一nmos晶体管m4的栅极相连，，输入端pwrdp直接与第九nmos晶体管m19栅极相连，输入端tune0和输入端pwrdn通过第一与非门nada1并通过第三反向器inv3与第三反向器inv3的a端相连，输入端tune1和输入端pwrdn通过第二与非门nada2并通过第四反向器inv4与第四反向器inv4的b端相连，a端同b端共同通过第三与非门nada3和第五反向器inv5与第二nmos晶体管m5的栅极相连，a端通过第七反向器inv7同b端共同通过第四与非门nada4和第六反向器inv6与第三nmos晶体管m6的栅极相连，b端与通过第九反向器inv9同a端共同通过第五与非门nada5和第八反向器inv8与第四nmos晶体管m7的栅极相连，第一pmos晶体管m1的漏极分别同第二pmos晶体管m2的漏极和栅极、第三pmos晶体管m3的栅极、第一nmos晶体管m4的漏极、第六nmos晶体管m11、第六pmos晶体管m12、第七nmos晶体管m16和第十pmos晶体管m17相连，第一nmos晶体管m4的源极同第一电阻r1相连，第一电阻r1分别同第二nmos晶体管m5的漏极和第二电阻r2相连、第二电阻r2分别同第三nmos晶体管m6的漏极和第三电阻r3相连、第三电阻r3分别同第四nmos晶体管m7的漏极和第四电阻r4相连、第五nmos晶体管m8的漏极同第四电阻r4相连、第四pmos晶体管m9的漏极分别同第五pmos晶体管m10的栅极、第六nmos晶体管m11和第六pmos晶体管m12相连，第七pmos晶体管m13的漏极分别同第八pmos晶体管m14的栅极、第九pmos晶体管m15的栅极、第七nmos晶体管m16和第十pmos晶体管m17相连，第三pmos晶体管m3的漏极分别同第五pmos晶体管m10的漏极、第八pmos晶体管m14的漏极、第九pmos晶体管m15的漏极、第一电容c1、第八nmos晶体管m18的栅极和漏极、第九nmos晶体管m19的漏极和第十nmos晶体管m20的栅极相连作为vcvs单元v1的输出端bn，第十nmos晶体管m20的漏极分别同第十一pmos晶体
管m21的漏极和珊极、第十二pmos晶体管m22的漏极和第一电容c1相连作为vcvs单元v1的输出端bn。
7.作为优选，每一个delay单元包括第一vcdelay单元v1，output单元o1，delay单元的输入端pwrdn和输入端pwrdp同output单元o1相连，delay单元的输入端inp、输入端inn、输入端bn、输入端bp和输入端tune4同第一vcdelay单元v1相连，第一vcdelay单元v1的两个输出端分别作为delay单元的输出端pout和输出端nout，并和output单元o1相连，output单元o1的输出端作为delay单元的输出端delayout。
8.作为优选，第一vcdelay单元v1包括电容单元c1、第二电容单元c2、第一pmos晶体管pm1、第二pmos晶体管pm2、第一nmos晶体管nm1、第二nmos晶体管nm2、第一反向器inv1、第二反向器inv2、第三pmos晶体管pm3、第三nmos晶体管nm3、第三电容单元c3、第四pmos晶体管pm4、第五pmos晶体管pm5、第四nmos晶体管nm4、第五nmos晶体管nm5、第六pmos晶体管pm6、第六nmos晶体管nm6、第四电容单元c4、第七pmos晶体管pm7、第八pmos晶体管pm8、第七nmos晶体管nm7、第八nmos晶体管nm8、第九pmos晶体管pm9、第九nmos晶体管nm9、第五电容单元c5、第十pmos晶体管pm10、第十一pmos晶体管pm11、第十nmos晶体管nm10、第十一nmos晶体管nm11、第十二pmos晶体管pm12、第十二nmos晶体管nm12和第六电容单元c6。输入端bp分别同第一电容c1、第一pmos晶体管pm1的栅极、第四pmos晶体管pm4的栅极、第七pmos晶体管pm7的栅极和第十pmos晶体管pm10的栅极相连，输入端inp分别同第二pmos晶体管pm2的栅极和第一nmos晶体管nm1栅极相连，输入端inn分别同第八pmos晶体管pm8的栅极和第七nmos晶体管nm7栅极相连，输入端tune4通过第一反向器inv1分别同第二反向器inv2、第三nmos晶体管nm3的栅极、第六nmos晶体管nm6的栅极、第九nmos晶体管nm9的栅极和第十二nmos晶体管nm12的栅极相连，第二反向器inv2分别同第三pmos晶体管pm3的栅极、第六pmos晶体管pm6的栅极、第九pmos晶体管pm9的栅极和第十二pmos晶体管pm12的栅极相连，输入端bn分别与第二电容c2、第二nmos晶体管nm2的栅极、第五nmos晶体管nm5的栅极、第八nmos晶体管nm8的栅极和第十一nmos晶体管nm11的栅极相连，第一pmos晶体管pm1的漏极和第二pmos晶体管pm2源极相连，第二pmos晶体管pm2的漏极分别同第一nmos晶体管nm1的漏极、第三pmos晶体管pm3、第三nmos晶体管nm3、第五pmos晶体管pm5的栅极和第四nmos晶体管nm4的栅极相连，第一nmos晶体管nm1的源极和第二nmos晶体管nm2的漏极相连，第三pmos晶体管pm3分别同第三nmos晶体管nm3和第三电容c3相连，第四pmos晶体管pm4的漏极和第五pmos晶体管pm5源极相连，第四nmos晶体管nm4的源极和第五nmos晶体管nm5的漏极相连，第六pmos晶体管pm6分别同第六nmos晶体管nm6和第四电容c4相连，第七pmos晶体管pm7的漏极和第八pmos晶体管pm8源极相连，第八pmos晶体管pm8的漏极分别同第七nmos晶体管nm1的漏极、第九pmos晶体管pm9、第九nmos晶体管nm9、第十一pmos晶体管pm11的栅极和第十nmos晶体管nm10的栅极相连，第七nmos晶体管nm7的源极和第八nmos晶体管nm8的漏极相连，第九pmos晶体管pm9分别同第九nmos晶体管nm9和第五电容c5相连，第十pmos晶体管pm10的漏极和第十一pmos晶体管pm11源极相连，第十nmos晶体管nm10的源极和第十一nmos晶体管nm11的漏极相连，第十二pmos晶体管pm12分别同第十二nmos晶体管nm12和第六电容c6相连，第五pmos晶体管pm5的漏极分别同第四nmos晶体管nm4的漏极、第六pmos晶体管pm6和第六nmos晶体管nm6相连，作为delay单元的输出端pout，第十一pmos晶体管pm11的漏极分别同第十nmos晶体管nm10的漏极、第十二pmos晶体管pm12和第十二nmos晶体管nm12相
连，并作为delay单元的输出端nout。
9.作为优选，所述output单元o1包括第一pmos晶体管pm13、第二pmos晶体管pm14、第三pmos晶体管pm15、第一nmos晶体管nm13、第二nmos晶体管nm14、第三nmos晶体管nm15、第四pmos晶体管pm16、第四nmos晶体管nm16、第五pmos晶体管pm17和第五nmos晶体管nm17，输入端pwrdn同第一pmos晶体管pm13栅极相连，输入端pout分别与第一pmos晶体管pm13的漏极、第三pmos晶体管pm15的栅极和第二nmos晶体管nm14的栅极相连，输入端nout分别与第一nmos晶体管nm13的漏极、第二pmos晶体管pm14的栅极和第三nmos晶体管nm15的栅极相连，输入端pwrdp同第一nmos晶体管nm13栅极相连，第二pmos晶体管pm14的漏极分别同第三pmos晶体管pm15的源极、第二nmos晶体管nm14的源极、第三nmos晶体管nm15的漏极、第四pmos晶体管pm16的珊极和第四nmos晶体管nm16的珊极相连，第四pmos晶体管pm16的漏极分别同第四nmos晶体管nm16的漏极、第五pmos晶体管pm17的珊极和第五nmos晶体管nm17的珊极相连，第五pmos晶体管pm17的漏极和第五nmos晶体管nm17的漏极相连，并作为output单元o1的输出端delayout。
10.与现有技术相比，本发明的优点在于：具备更高的稳定性。普通延时单元采用模拟cmos工艺放大结构，其增益具有不稳定的非线性，本发明vcdl延迟单元采用数字cmos工艺，其每一延时单元的同一性更强，相邻延时单元延时差值更稳定，并且保证vcvs单元v1的输出电压在在大的温度范围内不变，进而使得其延迟时间随着温度的变化也保持不变。
11.具有延时范围挡位开关。与普通延时单元相比，可以通过四个挡位开关，改变相同控制电压下的延时范围。
12.提高了延时范围，及提高了工作频率范围。与延时单元相比，本发明在相同控制电压下，通过vcvs单元v1中电流镜结构选择对于挡位可以复制更高的电流，进而增强vcvs单元输出端bn和bp的电压大小，从而增大delay结构中的充放电电流，同时关断delay单元的电容接入减小延迟时间，使所能支持更高的工作频率，反之亦可以支持更低的工作频率，进而提高工作频率范围。
附图说明
13.图1是普通延时单元电路示意图。
14.图2是本发明的可调压控延时链vcdl电路示意图。
15.图3是本发明的vcvs单元v1电路示意图。
16.图4是本发明的delay单元电路示意图。
17.图5是本发明的vcdelay单元电路示意图。
18.图6是本发明的output单元o1电路示意图。
实施方式
19.以下将结合附图和具体实施例对本发明做进一步详细说明。
20.如图2所示，本发明是一种可调压控延时链vcdl电路，它包括第一传输门tg1、第一反向器inv1、第一delay单元d1、第二传输门tg2、第二反向器inv2、vcvs单元v1、第二至第十六delay单元d2～d16、一共十六级完全相同的delay单元。vcdl电路的输入端clk通过第一
传输门tg1与第一delay单元d1的inp端相连，输入端clk通过第一反向器inv1与第一delay单元d1的的inn端相连，vcdl电路的输入端en通过第二传输门tg2分别与vcvs单元v1的pwrdn端和第一delay单元d1的pwrdn端至第十六delay单元d16的pwrdn端共十六级delay单元相连，输入端en通过第二反向器inv2分别与vcvs单元v1的pwrdp端和第一delay单元d1的pwrdp端至第十六delay单元d16的pwrdp端共十六级delay单元相连，vcdl电路的输入端tune4分别与第一delay单元d1的t5端至第十六delay单元d16的t5端共十六级delay单元相连，vcdl电路的输入端vctrl与vcvs单元v1相连，vcdl电路的输入端tune0与vcvs单元v1的t1相连,vcdl电路的输入端tune1与vcvs单元v1的t2相连，vcdl电路的输入端tune2与vcvs单元v1的t3相连，vcdl电路的输入端tune3与vcvs单元v1的t4相连，vcdl电路的vcvs单元v1的输出bn和输出bp和第一dealy单元d1至第十六delay单元d16共十六级delay单元相连，vcdl电路的第一delay单元d1的输出pout1和输出nout1和第二delay单元d2相连，第二delay单元d2的输出pout2和输出nout2和第三delay单元d3相连，delay单元以相同的连接方式直到第十六delay单元，第一delay单元d1至第十六delay单元d16共十六级delay单元的out端分别做vcdl电路单元的输出端delayout1~delayout16。
21.如图3所示，本发明的vcvs单元v1包括第一反向器inv1、第二反向器inv2、第一与非门nand1、第二与非门nand2、第三反向器inv3、第四反向器inv4、第三与非门nand3、第五反向器inv5、第六反向器inv6、第四与非门nand4、第七反向器inv7、第八反向器inv8、第五与非门nand5、第九反向器inv9、第一pmos晶体管m1、第二pmos晶体管m2、第三pmos晶体管m3、第一nmos晶体管m4、第二nmos晶体管m5、第三nmos晶体管m6、第四nmos晶体管m7、第五nmos晶体管m8、第四pmos晶体管m9、第五pmos晶体管m10、第六nmos晶体管m11、第六pmos晶体管m12、第七pmos晶体管m13、第八pmos晶体管m14、第九pmos晶体管m15、第七nmos晶体管m16、第十pmos晶体管m17、第八nmos晶体管m18、第九nmos晶体管m19、第十nmos晶体管m20、第十一pmos晶体管m21、第十二pmos晶体管m22、第一电阻r1、第二电阻r2、第三电阻r3、第四电阻r4、第一电容c1和第二电容c2。输入端tune3分别与第七nmos晶体管m16的栅极和第七pmos晶体管m13的栅极相连，输入端tune3通过第二反向器inv2与第十pmos晶体管m17的栅极相连，输入端tune2分别与第六nmos晶体管m11的栅极和第四pmos晶体管m9的栅极相连，输入端tune2通过第一反向器inv1与第六pmos晶体管m12的栅极相连，输入端pwrdn分别与第一pmos晶体管m1的栅极、第十二pmos晶体管m22的栅极、第一与非门nada1、第五nmos晶体管m8的栅极和第二与非门nada2相连，输入端vctrl直接与第一nmos晶体管m4的栅极相连，，输入端pwrdp直接与第九nmos晶体管m19栅极相连，输入端tune0和输入端pwrdn通过第一与非门nada1并通过第三反向器inv3与第三反向器inv3的a端相连，输入端tune1和输入端pwrdn通过第二与非门nada2并通过第四反向器inv4与第四反向器inv4的b端相连，a端同b端共同通过第三与非门nada3和第五反向器inv5与第二nmos晶体管m5的栅极相连，a端通过第七反向器inv7同b端共同通过第四与非门nada4和第六反向器inv6与第三nmos晶体管m6的栅极相连，b端与通过第九反向器inv9同a端共同通过第五与非门nada5和第八反向器inv8与第四nmos晶体管m7的栅极相连，第一pmos晶体管m1的漏极分别同第二pmos晶体管m2的漏极和栅极、第三pmos晶体管m3的栅极、第一nmos晶体管m4的漏极、第六nmos晶体管m11、第六pmos晶体管m12、第七nmos晶体管m16和第十pmos晶体管m17相连，第一nmos晶体管m4的源极同第一电阻r1相连，第一电阻r1分别同第二nmos晶体管m5的漏极和第二电阻r2相连、
第二电阻r2分别同第三nmos晶体管m6的漏极和第三电阻r3相连、第三电阻r3分别同第四nmos晶体管m7的漏极和第四电阻r4相连、第五nmos晶体管m8的漏极同第四电阻r4相连、第四pmos晶体管m9的漏极分别同第五pmos晶体管m10的栅极、第六nmos晶体管m11和第六pmos晶体管m12相连，第七pmos晶体管m13的漏极分别同第八pmos晶体管m14的栅极、第九pmos晶体管m15的栅极、第七nmos晶体管m16和第十pmos晶体管m17相连，第三pmos晶体管m3的漏极分别同第五pmos晶体管m10的漏极、第八pmos晶体管m14的漏极、第九pmos晶体管m15的漏极、第一电容c1、第八nmos晶体管m18的栅极和漏极、第九nmos晶体管m19的漏极和第十nmos晶体管m20的栅极相连作为vcvs单元v1的输出端bn，第十nmos晶体管m20的漏极分别同第十一pmos晶体管m21的漏极和珊极、第十二pmos晶体管m22的漏极和第一电容c1相连作为vcvs单元v1的输出端bn。
22.如图4所示，本发明的delay单元包括第一vcdelay单元v1，output单元o1。delay单元的输入端pwrdn和输入端pwrdp同output单元o1相连，delay单元的输入端inp、输入端inn、输入端bn、输入端bp和输入端tune4同第一vcdelay单元v1相连，第一vcdelay单元v1的两个输出端分别作为delay单元的输出端pout和输出端nout，并和output单元o1相连，output单元o1的输出端作为delay单元的输出端delayout。
23.如图5所示，本发明的vcdelay单元包括电容单元c1、第二电容单元c2、第一pmos晶体管pm1、第二pmos晶体管pm2、第一nmos晶体管nm1、第二nmos晶体管nm2、第一反向器inv1、第二反向器inv2、第三pmos晶体管pm3、第三nmos晶体管nm3、第三电容单元c3、第四pmos晶体管pm4、第五pmos晶体管pm5、第四nmos晶体管nm4、第五nmos晶体管nm5、第六pmos晶体管pm6、第六nmos晶体管nm6、第四电容单元c4、第七pmos晶体管pm7、第八pmos晶体管pm8、第七nmos晶体管nm7、第八nmos晶体管nm8、第九pmos晶体管pm9、第三九nmos晶体管nm9、第五电容单元c5、第十pmos晶体管pm10、第十一pmos晶体管pm11、第十nmos晶体管nm10、第十一nmos晶体管nm11、第十二pmos晶体管pm12、第十二nmos晶体管nm12和第六电容单元c6。输入端bp分别同第一电容c1、第一pmos晶体管pm1的栅极、第四pmos晶体管pm4的栅极、第七pmos晶体管pm7的栅极和第十pmos晶体管pm10的栅极相连，输入端inp分别同第二pmos晶体管pm2的栅极和第一nmos晶体管nm1栅极相连，输入端inn分别同第八pmos晶体管pm8的栅极和第七nmos晶体管nm7栅极相连，输入端tune4通过第一反向器inv1分别同第二反向器inv2、第三nmos晶体管nm3的栅极、第六nmos晶体管nm6的栅极、第九nmos晶体管nm9的栅极和第十二nmos晶体管nm12的栅极相连，第二反向器inv2分别同第三pmos晶体管pm3的栅极、第六pmos晶体管pm6的栅极、第九pmos晶体管pm9的栅极和第十二pmos晶体管pm12的栅极相连，输入端bn分别与第二电容c2、第二nmos晶体管nm2的栅极、第五nmos晶体管nm5的栅极、第八nmos晶体管nm8的栅极和第十一nmos晶体管nm11的栅极相连，第一pmos晶体管pm1的漏极和第二pmos晶体管pm2源极相连，第二pmos晶体管pm2的漏极分别同第一nmos晶体管nm1的漏极、第三pmos晶体管pm3、第三nmos晶体管nm3、第五pmos晶体管pm5的栅极和第四nmos晶体管nm4的栅极相连，第一nmos晶体管nm1的源极和第二nmos晶体管nm2的漏极相连，第三pmos晶体管pm3分别同第三nmos晶体管nm3和第三电容c3相连，第四pmos晶体管pm4的漏极和第五pmos晶体管pm5源极相连，第四nmos晶体管nm4的源极和第五nmos晶体管nm5的漏极相连，第六pmos晶体管pm6分别同第六nmos晶体管nm6和第四电容c4相连，第七pmos晶体管pm7的漏极和第八pmos晶体管pm8源极相连，第八pmos晶体管pm8的漏极分别同第七nmos晶体管
nm1的漏极、第九pmos晶体管pm9、第九nmos晶体管nm9、第十一pmos晶体管pm11的栅极和第十nmos晶体管nm10的栅极相连，第七nmos晶体管nm7的源极和第八nmos晶体管nm8的漏极相连，第九pmos晶体管pm9分别同第九nmos晶体管nm9和第五电容c5相连，第十pmos晶体管pm10的漏极和第十一pmos晶体管pm11源极相连，第十nmos晶体管nm10的源极和第十一nmos晶体管nm11的漏极相连，第十二pmos晶体管pm12分别同第十二nmos晶体管nm12和第六电容c6相连，第五pmos晶体管pm5的漏极分别同第四nmos晶体管nm4的漏极、第六pmos晶体管pm6和第六nmos晶体管nm6相连，作为delay单元的输出端pout，第十一pmos晶体管pm11的漏极分别同第十nmos晶体管nm10的漏极、第十二pmos晶体管pm12和第十二nmos晶体管nm12相连，并作为delay单元的输出端nout。
24.如图6所示，本发明的output单元o1包括第一pmos晶体管pm13、第二pmos晶体管pm14、第三pmos晶体管pm15、第一nmos晶体管nm13、第二nmos晶体管nm14、第三nmos晶体管nm15、第四pmos晶体管pm16、第四nmos晶体管nm16、第五pmos晶体管pm17和第五nmos晶体管nm17，输入端pwrdn同第一pmos晶体管pm13栅极相连，输入端pout分别与第一pmos晶体管pm13的漏极、第三pmos晶体管pm15的栅极和第二nmos晶体管nm14的栅极相连，输入端nout分别与第一nmos晶体管nm13的漏极、第二pmos晶体管pm14的栅极和第三nmos晶体管nm15的栅极相连，输入端pwrdp同第一nmos晶体管nm13栅极相连，第二pmos晶体管pm14的漏极分别同第三pmos晶体管pm15的源极、第二nmos晶体管nm14的源极、第三nmos晶体管nm15的漏极、第四pmos晶体管pm16的珊极和第四nmos晶体管nm16的珊极相连，第四pmos晶体管pm16的漏极分别同第四nmos晶体管nm16的漏极、第五pmos晶体管pm17的珊极和第五nmos晶体管nm17的珊极相连，第五pmos晶体管pm17的漏极和第五nmos晶体管nm17的漏极相连，并作为output单元o1的输出端delayout。
25.本发明是一种可调压控延时链vcdl电路，其核心部件为delay延迟单元和vcvs电压控制单元，输入clk信号分别经过第一传输门tg1和第一反向器inv1产生时钟信号inp和inn，作为第一delay单元d1的输入，第一delay单元d1的时钟输出pout1和nout1作为第二delay单元d2的时钟输入，第二delay单元d2的时钟输出pout2和nout2作为第三delay单元d3的时钟输入，一直到第十五delay单元d15的时钟输出pout15和nout15作为第十六delay单元d16的时钟输入,各delay单元的输出delayout1～delayout16作为可调压控延时链vcdl电路的16级不同延迟时间的输出信号，输入信号en分别经过第二传输门tg2和第二反向器inv2产生控制信号pwrdn和pwrdp，用于控制所有delay单元和vcvs单元v1的关断与开启，而输入信号tune4则用来控制delay单元内部延迟挡位，进而影响时钟延时时间，而输入vref直接给vcvs单元v1提供恒定的偏置电压，用于产生输出端bn和bp的电压，输入端tune0、tune1、tune2和tune3作为vcvs单元v1内部控制信号，用于控制输出端bn和bp的电压大小，而vcvs的输出bn和bp直接给delay单元提供偏置电压，用于产生放电电流。
26.所述vcvs单元v1，当输入信号en为为低电平时，控制信号pwrdn为低电平，控制信号pwrdp为高电平，第一pmos晶体管m1导通，导致第二pmos晶体管m2关断，第三pmos晶体管m3关断，第五pmos晶体管m10关断，第八pmos晶体管m14关断、第九pmos晶体管m15关断，第九nmos晶体管m19开启，第八nmos晶体管m18关断，第十nmos晶体管m20关断，导致输出端bn电压接地，而第十二pmos晶体管m22导通，导致输出端bn电压接vdd，而对于vcdelay单元，导致第一pmos晶体管pm1、第四pmos晶体管pm4、第七pmos晶体管pm7、第十pmos晶体管pm10、第二
nmos晶体管nm2、第五nmos晶体管nm5、第八nmos晶体管nm8和第十一nmos晶体管nm11关断、导致delay单元不正常运行，同理也导致output单元不正常运行，导致delayout输出恒为高电平,所以只有当en信号为常高电平，即控制信号pwrdn为高电平，控制信号pwrdp为低电平，可调压控延时链vcdl电路才正常工作。在基于即控制信号pwrdn为高电平，控制信号pwrdp为低电平时，当输入输入端vctrl给恒定电压时，第一nmos晶体管m4产生电流，当输入端tune0为高电平输入端tune1为高电平时，第二nmos晶体管m5导通，第一nmos晶体管m4的源极接入第一电阻r1，当输入端tune0为低电平输入端tune1为高电平时，第二nmos晶体管m5关断，第三nmos晶体管m6导通，第一nmos晶体管m4的源极接入第二电阻r2，当输入端tune0为高电平输入端tune1为低电平时，第二nmos晶体管m5关断，第三nmos晶体管m6关断，第四nmos晶体管m7导通，第一nmos晶体管m4的源极接入第一电阻r1，当输入端tune0为低电平输入端tune1为低电平时，第二nmos晶体管m5关断，第三nmos晶体管m6关断，第四nmos晶体管m7关断，第四nmos晶体管m7关断，第一nmos晶体管m4的源极接入第四电阻r4，输入端tune0为和输入端tune1通过不同挡位来影响第一nmos晶体管m4的源极接入电流，进而影响流过第一nmos晶体管m4的电流大小，此电流通过第二nmos晶体管nm2电流镜结构复制给第三pmos晶体管m3，同时当输入端tune2为高电平时第四pmos晶体管m9、第五pmos晶体管m10、第六nmos晶体管m11和第六pmos晶体管m12导通，导致第五pmos晶体管m10复制第一nmos晶体管m4的电流，当输入端tune3为高电平时第七pmos晶体管m13、第八pmos晶体管m14、第九pmos晶体管m15、第七nmos晶体管m16和第十pmos晶体管m17导通，导致第八pmos晶体管m14和第九pmos晶体管m15复制第一nmos晶体管m4的电流，流过第三pmos晶体管m3、第五pmos晶体管m10、第八pmos晶体管m14和第九pmos晶体管m15的电流共同流过第八nmos晶体管m18，进而控制输出端bn的电压大小，第十nmos晶体管m20通过第八nmos晶体管m18的电流镜结构复制流过第八nmos晶体管m18电流大小，此电流通过第十一pmos晶体管m21，进而控制输出端bp电压大小，第一电容c1和第二电容c2可以使第八nmos晶体管m18电流和第十一pmos晶体管m21电流不突变。
27.所述vcdelay单元，当输入tune4为低电平时，第三pmos晶体管pm3、第三nmos晶体管nm3、第六pmos晶体管pm6、第六nmos晶体管nm6、第九pmos晶体管pm9、第九nmos晶体管nm9、第十二pmos晶体管pm12和第十二nmos晶体管nm12开启，当输入clk产生上升沿时，输入inp变为高电平第一nmos晶体管nm1开启，第二pmos晶体管pm2关断,p通过第二nmos晶体管nm2对第三电容c3进行放电至0，随后第五pmos晶体管pm5开启、第四nmos晶体管nm4关断，pout通过第四pmos晶体管pm4对第四电容c4进行充电至vdd，整个过程持续时间t，即输入inp到输出pout延迟时间为t，当输入clk产生上升沿时，输入inn变为低电平，第八pmos晶体管pm8开启，第七nmos晶体管nm7关断,n通过第七pmos晶体管pm7对第五电容c5进行充电至vdd，随后第十一pmos晶体管pm11关断、第十nmos晶体管nm10开启，nout通过第十一nmos晶体管nm11对第六电容c6进行放电至0，整个过程持续时间t，即输入inn到输出nout延迟时间为t，即经过时间t，pout完成从0到vdd的跳变，nout完成从vdd到0的跳变。bp和bn的大小控制第一pmos晶体管pm1、第四pmos晶体管pm4、第七pmos晶体管pm7、第十pmos晶体管pm10、第二nmos晶体管nm2、第五nmos晶体管nm5、第八nmos晶体管nm8和第十nmos晶体管nm11电流大小，进而控制其对第三电容单元c3、第四电容单元c4、第五电容单元c5和第六电容单元c6的充放电时间，即改变延时时间t,而当输入tune4为高电平时，第三pmos晶体管pm3、第三nmos
晶体管nm3、第六pmos晶体管pm6、第六nmos晶体管nm6、第九pmos晶体管pm9、第九nmos晶体管nm9、第十二pmos晶体管pm12和第十二nmos晶体管nm12关断，此时将切断第三电容单元c3、第四电容单元c4、第五电容单元c5和第六电容单元c6，此时输出pout完成从0到vdd的跳变或vdd到0的跳变，nout完成从vdd到0的跳变或从0到vdd的跳变将会非常迅速，时间远小于t，极大增大了延时单元所支持的频率范围。
28.所述delayout单元，当pout变为vdd，nout变为0时对于output单元电路，第二pmos晶体管pm14开启、第三pmos晶体管pm15关断、第二nmos晶体管nm14开启、第三nmos晶体管nm15关断、导致第四pmos晶体管pm16关断、第四nmos晶体管nm16开启、进一步导致第五pmos晶体管pm17开启和第五nmos晶体管nm17关断，delayout电压很快到vdd,此过程持续远低于t的时间t1，最终delayout完成从0到vdd的跳变当输入clk当输入clk产生一个下跳沿时，其过程正好相反，同时pout完成从vdd到0的跳变，nout完成从0到vdd的跳变，delayout完成从vdd到0的跳变。
29.综上所述，基于本发明的可调压控延时链vcdl电路，利用挡位控制机制，改变电路延时时间，使时钟延时时间范围可控。

技术特征：
1.一种可调压控延时链vcdl电路，包括第一传输门tg1、第一反向器inv1、第一delay单元d1、第二传输门tg2、第二反向器inv2、vcvs单元v1、第二至第十六delay单元d2～d16，其特征在于：vcdl电路的输入端clk通过第一传输门tg1与第一delay单元d1的inp端相连，输入端clk通过第一反向器inv1与第一delay单元d1的的inn端相连，vcdl电路的输入端en通过第二传输门tg2分别与vcvs单元v1的pwrdn端和第一delay单元d1的pwrdn端至第十六delay单元d16的pwrdn端共十六级delay单元相连，输入端en通过第二反向器inv2分别与vcvs单元v1的pwrdp端和第一delay单元d1的pwrdp端至第十六delay单元d16的pwrdp端共十六级delay单元相连，vcdl电路的输入端tune4分别与第一delay单元d1的t5端至第十六delay单元d16的t5端共十六级delay单元相连，vcdl电路的输入端vctrl与vcvs单元v1相连，vcdl电路的输入端tune0与vcvs单元v1的t1相连,vcdl电路的输入端tune1与vcvs单元v1的t2相连，vcdl电路的输入端tune2与vcvs单元v1的t3相连，vcdl电路的输入端tune3与vcvs单元v1的t4相连，vcdl电路的vcvs单元v1的输出bn和输出bp和第一dealy单元d1至第十六delay单元d16共十六级delay单元相连，vcdl电路的第一delay单元d1的输出pout1和输出nout1和第二delay单元d2相连，第二delay单元d2的输出pout2和输出nout2和第三delay单元d3相连，delay单元以相同的连接方式直到第十六delay单元，第一delay单元d1至第十六delay单元d16共十六级delay单元的out端分别做vcdl电路单元的输出端delayout1~delayout16。2.根据权利要求1所述可调压控延时链vcdl电路，其特征在于：所述vcvs单元v1包括第一反向器inv1、第二反向器inv2、第一与非门nand1、第二与非门nand2、第三反向器inv3、第四反向器inv4、第三与非门nand3、第五反向器inv5、第六反向器inv6、第四与非门nand4、第七反向器inv7、第八反向器inv8、第五与非门nand5、第九反向器inv9、第一pmos晶体管m1、第二pmos晶体管m2、第三pmos晶体管m3、第一nmos晶体管m4、第二nmos晶体管m5、第三nmos晶体管m6、第四nmos晶体管m7、第五nmos晶体管m8、第四pmos晶体管m9、第五pmos晶体管m10、第六nmos晶体管m11、第六pmos晶体管m12、第七pmos晶体管m13、第八pmos晶体管m14、第九pmos晶体管m15、第七nmos晶体管m16、第十pmos晶体管m17、第八nmos晶体管m18、第九nmos晶体管m19、第十nmos晶体管m20、第十一pmos晶体管m21、第十二pmos晶体管m22、第一电阻r1、第二电阻r2、第三电阻r3、第四电阻r4、第一电容c1和第二电容c2。输入端tune3分别与第七nmos晶体管m16的栅极和第七pmos晶体管m13的栅极相连，输入端tune3通过第二反向器inv2与第十pmos晶体管m17的栅极相连，输入端tune2分别与第六nmos晶体管m11的栅极和第四pmos晶体管m9的栅极相连，输入端tune2通过第一反向器inv1与第六pmos晶体管m12的栅极相连，输入端pwrdn分别与第一pmos晶体管m1的栅极、第十二pmos晶体管m22的栅极、第一与非门nada1、第五nmos晶体管m8的栅极和第二与非门nada2相连，输入端vctrl直接与第一nmos晶体管m4的栅极相连，，输入端pwrdp直接与第九nmos晶体管m19栅极相连，输入端tune0和输入端pwrdn通过第一与非门nada1并通过第三反向器inv3与第三反向器inv3的a端相连，输入端tune1和输入端pwrdn通过第二与非门nada2并通过第四反向器inv4与第四反向器inv4的b端相连，a端同b端共同通过第三与非门nada3和第五反向器inv5与第二nmos晶体管m5的栅极相连，a端通过第七反向器inv7同b端共同通过第四与非门nada4和第六反向器inv6与第三nmos晶体管m6的栅极相连，b端与通过第九反向器inv9同a端共同通过第五与非门nada5和第八反向器inv8与第四nmos晶体管m7的栅极相连，第一pmos晶体管
m1的漏极分别同第二pmos晶体管m2的漏极和栅极、第三pmos晶体管m3的栅极、第一nmos晶体管m4的漏极、第六nmos晶体管m11、第六pmos晶体管m12、第七nmos晶体管m16和第十pmos晶体管m17相连，第一nmos晶体管m4的源极同第一电阻r1相连，第一电阻r1分别同第二nmos晶体管m5的漏极和第二电阻r2相连、第二电阻r2分别同第三nmos晶体管m6的漏极和第三电阻r3相连、第三电阻r3分别同第四nmos晶体管m7的漏极和第四电阻r4相连、第五nmos晶体管m8的漏极同第四电阻r4相连、第四pmos晶体管m9的漏极分别同第五pmos晶体管m10的栅极、第六nmos晶体管m11和第六pmos晶体管m12相连，第七pmos晶体管m13的漏极分别同第八pmos晶体管m14的栅极、第九pmos晶体管m15的栅极、第七nmos晶体管m16和第十pmos晶体管m17相连，第三pmos晶体管m3的漏极分别同第五pmos晶体管m10的漏极、第八pmos晶体管m14的漏极、第九pmos晶体管m15的漏极、第一电容c1、第八nmos晶体管m18的栅极和漏极、第九nmos晶体管m19的漏极和第十nmos晶体管m20的栅极相连作为vcvs单元v1的输出端bn，第十nmos晶体管m20的漏极分别同第十一pmos晶体管m21的漏极和珊极、第十二pmos晶体管m22的漏极和第一电容c1相连作为vcvs单元v1的输出端bn。3.根据权利要求1或2所述可调压控延时链vcdl电路，其特征在于：每一个delay单元包括第一vcdelay单元v1，output单元o1，delay单元的输入端pwrdn和输入端pwrdp同output单元o1相连，delay单元的输入端inp、输入端inn、输入端bn、输入端bp和输入端tune4同第一vcdelay单元v1相连，第一vcdelay单元v1的两个输出端分别作为delay单元的输出端pout和输出端nout，并和output单元o1相连，output单元o1的输出端作为delay单元的输出端delayout。4.根据权利要求3所述可调压控延时链vcdl电路，其特征在于：第一vcdelay单元v1包括电容单元c1、第二电容单元c2、第一pmos晶体管pm1、第二pmos晶体管pm2、第一nmos晶体管nm1、第二nmos晶体管nm2、第一反向器inv1、第二反向器inv2、第三pmos晶体管pm3、第三nmos晶体管nm3、第三电容单元c3、第四pmos晶体管pm4、第五pmos晶体管pm5、第四nmos晶体管nm4、第五nmos晶体管nm5、第六pmos晶体管pm6、第六nmos晶体管nm6、第四电容单元c4、第七pmos晶体管pm7、第八pmos晶体管pm8、第七nmos晶体管nm7、第八nmos晶体管nm8、第九pmos晶体管pm9、第九nmos晶体管nm9、第五电容单元c5、第十pmos晶体管pm10、第十一pmos晶体管pm11、第十nmos晶体管nm10、第十一nmos晶体管nm11、第十二pmos晶体管pm12、第十二nmos晶体管nm12和第六电容单元c6。输入端bp分别同第一电容c1、第一pmos晶体管pm1的栅极、第四pmos晶体管pm4的栅极、第七pmos晶体管pm7的栅极和第十pmos晶体管pm10的栅极相连，输入端inp分别同第二pmos晶体管pm2的栅极和第一nmos晶体管nm1栅极相连，输入端inn分别同第八pmos晶体管pm8的栅极和第七nmos晶体管nm7栅极相连，输入端tune4通过第一反向器inv1分别同第二反向器inv2、第三nmos晶体管nm3的栅极、第六nmos晶体管nm6的栅极、第九nmos晶体管nm9的栅极和第十二nmos晶体管nm12的栅极相连，第二反向器inv2分别同第三pmos晶体管pm3的栅极、第六pmos晶体管pm6的栅极、第九pmos晶体管pm9的栅极和第十二pmos晶体管pm12的栅极相连，输入端bn分别与第二电容c2、第二nmos晶体管nm2的栅极、第五nmos晶体管nm5的栅极、第八nmos晶体管nm8的栅极和第十一nmos晶体管nm11的栅极相连，第一pmos晶体管pm1的漏极和第二pmos晶体管pm2源极相连，第二pmos晶体管pm2的漏极分别同第一nmos晶体管nm1的漏极、第三pmos晶体管pm3、第三nmos晶体管nm3、第五pmos晶体管pm5的栅极和第四nmos晶体管nm4的栅极相连，第一nmos晶体管nm1的源极和第
二nmos晶体管nm2的漏极相连，第三pmos晶体管pm3分别同第三nmos晶体管nm3和第三电容c3相连，第四pmos晶体管pm4的漏极和第五pmos晶体管pm5源极相连，第四nmos晶体管nm4的源极和第五nmos晶体管nm5的漏极相连，第六pmos晶体管pm6分别同第六nmos晶体管nm6和第四电容c4相连，第七pmos晶体管pm7的漏极和第八pmos晶体管pm8源极相连，第八pmos晶体管pm8的漏极分别同第七nmos晶体管nm1的漏极、第九pmos晶体管pm9、第九nmos晶体管nm9、第十一pmos晶体管pm11的栅极和第十nmos晶体管nm10的栅极相连，第七nmos晶体管nm7的源极和第八nmos晶体管nm8的漏极相连，第九pmos晶体管pm9分别同第九nmos晶体管nm9和第五电容c5相连，第十pmos晶体管pm10的漏极和第十一pmos晶体管pm11源极相连，第十nmos晶体管nm10的源极和第十一nmos晶体管nm11的漏极相连，第十二pmos晶体管pm12分别同第十二nmos晶体管nm12和第六电容c6相连，第五pmos晶体管pm5的漏极分别同第四nmos晶体管nm4的漏极、第六pmos晶体管pm6和第六nmos晶体管nm6相连，作为delay单元的输出端pout，第十一pmos晶体管pm11的漏极分别同第十nmos晶体管nm10的漏极、第十二pmos晶体管pm12和第十二nmos晶体管nm12相连，并作为delay单元的输出端nout。5.根据权利要求3所述可调压控延时链vcdl电路，其特征在于：所述output单元o1包括第一pmos晶体管pm13、第二pmos晶体管pm14、第三pmos晶体管pm15、第一nmos晶体管nm13、第二nmos晶体管nm14、第三nmos晶体管nm15、第四pmos晶体管pm16、第四nmos晶体管nm16、第五pmos晶体管pm17和第五nmos晶体管nm17，输入端pwrdn同第一pmos晶体管pm13栅极相连，输入端pout分别与第一pmos晶体管pm13的漏极、第三pmos晶体管pm15的栅极和第二nmos晶体管nm14的栅极相连，输入端nout分别与第一nmos晶体管nm13的漏极、第二pmos晶体管pm14的栅极和第三nmos晶体管nm15的栅极相连，输入端pwrdp同第一nmos晶体管nm13栅极相连，第二pmos晶体管pm14的漏极分别同第三pmos晶体管pm15的源极、第二nmos晶体管nm14的源极、第三nmos晶体管nm15的漏极、第四pmos晶体管pm16的珊极和第四nmos晶体管nm16的珊极相连，第四pmos晶体管pm16的漏极分别同第四nmos晶体管nm16的漏极、第五pmos晶体管pm17的珊极和第五nmos晶体管nm17的珊极相连，第五pmos晶体管pm17的漏极和第五nmos晶体管nm17的漏极相连，并作为output单元o1的输出端delayout。

技术总结
本发明涉及宽锁定频率范围的延迟锁相环（DLL）设计领域，具体一种可调压控延时链VCDL电路，它包括第一传输门TG1、第一反向器INV1、第一DELAY单元D1、第二传输门TG2、第二反向器INV2、VCVS单元V1、第二至第十六DELAY单元D2～D16、一共十六级完全相同的DELAY单元。本发明VCDL延迟单元采用数字CMOS工艺，其每一延时单元的同一性更强，相邻延时单元延时差值更稳定，并且保证VCVS单元V1的输出电压在在大的温度范围内不变，进而使得其延迟时间随着温度的变化也保持不变。变化也保持不变。变化也保持不变。


技术研发人员：白创 吴贵州
受保护的技术使用者：长沙理工大学
技术研发日：2023.05.19
技术公布日：2023/9/22