半导体结构、阵列结构、多层堆叠结构及其制备方法与流程

1.本发明涉及半导体制造领域，特别是涉及一种半导体结构、阵列结构、多层堆叠结构及其制备方法。


背景技术：

2.薄膜晶体管(thin film transistor，tft)可用于驱动液晶显示器上的液晶象素点。薄膜晶体管应用于有源矩阵液晶显示器，是目前最好的lcd彩色显示设备之一，其效果接近crt显示器，是现在笔记本电脑和台式机上的主流显示设备。每个像素点都是由集成在自身上的薄膜晶体管来控制，不但速度可以极大提高，而且对比度和亮度也大大提高了，同时分辨率也达到了较高水平。
3.氧化铟镓锌层材料(igzo)是应用于新一代薄膜晶体管技术中的沟道层材料，采用igzo制备得到的tft晶体管具有如下几点优势：一是漏电流低，因此比特存储时间更长；二是驱动电流大，可以提高数据写入速度。
4.然而，igzo材料必须在氧气存在的情况下进行退火，以修复氧空位引起的材料缺陷，这会使得igzo中的自由电子数减少，影响晶体管的导通电流。


技术实现要素：

5.基于此，有必要针对背景技术中的问题，提供一种半导体结构、阵列结构及其制备方法，以提高晶体管的导通电流。
6.本技术的一个实施例公开了一种半导体结构，包括：衬底，衬底中具有位线结构；有源区，有源区一端位于位线结构上，在沿垂直于衬底的方向上，有源区包括第一通道层和至少包裹第一通道层底面和部分侧壁的第二通道层；第二通道层的底部与位线结构电连接；字线结构，在垂直于衬底的方向上，字线结构位于有源区相对的两侧；源极和漏极，位于有源区的延伸方向的两端。
7.上述半导体结构，有源区具有第一通道层和第二通道层，利用第一通道层和第二通道层之间形成的高质量同质结界面，可以提高半导体结构的导通电流，降低漏电流。并且，还可以通过采用具有较少材料缺陷的第二通道层，增加有源区中自由电子的数量，提高导通电流。
8.在其中一个实施例中，第一通道层包括高阻氧化铟镓锌层，第二通道层包括低阻氧化铟镓锌层。
9.低阻氧化铟镓锌层具有较少的材料缺陷，可以明显提高晶体管的开关电流比和阈值电压。并且，低阻氧化铟镓锌层和高阻氧化铟镓锌层之间能够形成高质量的同质结界面，可以进一步提高晶体管的开关电流比(on/off ratio)和阈值电压(vth)，减小漏电流。
10.在其中一个实施例中，有源区的另一端与电容结构其中一个电极相连。
11.在其中一个实施例中，字线结构包括栅氧化层和位于栅氧化层外侧的字线导电层。
12.本技术的一个实施例还公开了一种阵列结构，包括：多个前述任一实施例中的半导体结构，阵列结构具有多行多列；其中，位于同一行的各半导体结构的位线结构彼此电连接；位于同一列的各半导体结构的字线结构彼此电连接。
13.在其中一个实施例中，位于同一列的各半导体结构之间具有第一介质层，同一列中各半导体结构的有源区由第一介质层隔开；位于同一行的各半导体结构之间具有第二介质层，同一行中各半导体结构由第二介质层隔开。
14.上述阵列结构包括多个前述任一实施例中的半导体结构，其中，每个半导体结构的有源区包括上下叠置的第一通道层和第二通道层，利用两个通道层之间形成的高质量的同质结节面可以降低半导体结构的漏电流，从整体上降低阵列结构的漏电流，大幅降低了漏电流产生的功耗。
15.本技术的一个实施例还公开了一种多层堆叠结构，包括多层前述任一实施例中的阵列结构，各层阵列结构上下叠置；其中，各层阵列结构之间的字线结构、位线结构和有源区相互独立。
16.上述多层堆叠结构，采用低阻氧化铟镓锌层和高阻氧化铟镓锌层共同组成有源区，大大降低了单个半导体结构的漏电流，从整体上降低多层堆叠结构的漏电流，从而大幅降低了漏电流产生的功耗，有利于保证器件的正常运行，提高器件密度。
17.本技术的一个实施例还公开了一种阵列结构的制备方法，包括：提供衬底；在衬底中形成多条沿第一方向延伸的位线结构；在衬底上形成第一介质层，并于第一介质层中形成阵列排布的有源区，有源区的一端位于位线结构上，且在垂直于衬底的方向上，有源区包括第一通道层和至少包裹第一通道层底面和部分侧壁的第二通道层；第二通道层的底部与位线结构电连接；于第一介质层中形成若干沿第二方向延伸的第二介质层，第二方向与第一方向相交；其中，第二介质层位于相邻的两列有源区之间；形成字线结构，字线结构位于有源区相对的两侧。
18.上述阵列结构的制备方法，通过形成具有第一通道层和第二通道层的有源区，利用第一通道层和第二通道层之间形成的高质量同质结界面，提高半导体结构的导通电流，降低漏电流，减少了阵列结构的漏电流所造成的功耗。此外，通过形成具有较少材料缺陷的第二通道层，可以增加有源区中自由电子的数量，提高导通电流。
19.在其中一个实施例中，在衬底中形成多条沿第一方向延伸的位线结构，包括：于衬底中形成若干沿第一方向延伸的沟槽；形成导电层，导电层填满沟槽，且导电层的上表面与衬底的上表面齐平。
20.在其中一个实施例中，在衬底上形成第一介质层，并于第一介质层中形成阵列排布的有源区，包括：于衬底的上表面形成第一介质层；于第一介质层中形成阵列排布的通孔，通孔位于位线结构上方，暴露出位线结构的上表面；于通孔中形成第一通道层和第二通道层，其中，第二通道层至少包裹第一通道层的底面和部分侧壁，第二通道层的底部与位线结构电连接。
21.在其中一个实施例中，于通孔中形成第一通道层和第二通道层，包括：形成第二通道层，第二通道层覆盖通孔的侧壁、底部和第一介质层的上表面；形成第一通道层，第一通道层覆盖第二通道层的表面，且填满通孔；去除第一介质层上表面的第一通道层和第二通道层。
22.在其中一个实施例中，通过原子层沉积工艺，在无氧的气氛中，形成第一通道层：通过原位沉积方式，在有氧的气氛中，形成第二通道层。
23.在其中一个实施例中，第一通道层和/或第二通道层包含氧化铟、氧化镓、氧化锌、氧化铟镓、氧化铟锌、氧化镓锌、氧化铟镓锌中的至少一种。
24.在其中一个实施例中，第一通道层包括高阻氧化铟镓锌层，第二通道层包括低阻氧化铟镓锌层。
25.低阻氧化铟镓锌层具有较少的材料缺陷，可以明显提高晶体管的开关电流比和阈值电压。并且，低阻氧化铟镓锌层和高阻氧化铟镓锌层之间能够形成高质量的同质结界面，可以进一步提高晶体管的开关电流比(on/off ratio)和阈值电压(vth)，减小漏电流。
26.在其中一个实施例中，于第一介质层中形成若干沿第二方向延伸的第二介质层，包括：于第一介质层中形成若干沿第二方向延伸的开口，开口贯穿第一介质层，暴露出衬底的上表面；形成第二介质层，第二介质层填满开口，且第二介质层的上表面与第一介质层的上表面齐平。
27.在其中一个实施例中，形成字线结构，包括：降低第一介质层的厚度，以暴露出有源区的部分侧壁以及第二介质层的部分侧壁；形成栅氧化层，栅氧化层覆盖有源区暴露出的侧壁；于第一介质层的上表面形成字线导电层，字线导电层的上表面低于栅氧化层的上表面；于字线导电层的上表面形成第一介质层，第一介质层的上表面与有源区的上表面齐平。
28.在其中一个实施例中，形成字线结构之后，阵列结构的制备方法还包括：形成电容结构，电容结构中的一个电极与有源区的另一端连接。
29.本技术的一个实施例还公开了一种多层堆叠结构的制备方法，包括：采用前述任一阵列结构的制备方法制备多个阵列结构；从下至上依次堆叠阵列结构。
30.上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，并可依照说明书的内容予以实施，以下以本发明的较佳实施例并配合附图详细说明如后。
附图说明
31.为了更清楚地说明本技术实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他实施例的附图。
32.图1为本技术一实施例中一种半导体结构的截面结构示意图。
33.图2为本技术一实施例中一种阵列结构的三维结构示意图。
34.图3为沿图2中的aa’方向切割得到的截面结构示意图。
35.图4为本技术一实施例中一种阵列结构的制备方法流程框图。
36.图5为本技术一实施例中衬底的三维结构示意图。
37.图6为本技术一实施例中形成位线沟槽后的三维结构示意图。
38.图7为本技术一实施例中形成位线结构后的三维结构示意图。
39.图8为本技术一实施例中形成第一介质层后的三维结构示意图。
40.图9为本技术一实施例中于第一介质层中形成通孔后的三维结构示意图。
41.图10为本技术一实施例中形成第一通道层后的三维结构示意图。
42.图11为本技术一实施例中形成第二通道层后的三维结构示意图。
43.图12为本技术一实施例中于第一介质层中形成开口后的三维结构示意图。
44.图13为本技术一实施例中形成第二介质层后的三维结构示意图。
45.图14为本技术一实施例中减小第一介质层厚度后的三维结构示意图。
46.图15为本技术一实施例中形成栅氧化层后的三维结构示意图。
47.图16为本技术一实施例中形成字线导电层后的三维结构示意图。
48.图17为本技术一实施例中于字线导电层的表面形成第一介质层后的三维结构示意图。
49.附图标号：
50.10、衬底；11、基底；12、基底介质层；20、有源区；21、第一通道层；22、第二通道层；30、字线结构；31、栅氧化层；32、字线导电层；40、位线结构；41、位线沟槽；50、第一介质层；51、通孔；60、第二介质层；61、开口。
具体实施方式
51.为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的较佳的实施例。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本发明的公开内容的理解更加透彻全面。
52.除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
53.在描述位置关系时，除非另有规定，否则当一元件例如层、膜或基板被指为在另一膜层“上”时，其能直接在其他膜层上或亦可存在中间膜层。进一步说，当层被指为在另一层“下”时，其可直接在下方，亦可存在一或多个中间层。亦可以理解的是，当层被指为在两层“之间”时，其可为两层之间的唯一层，或亦可存在一或多个中间层。
54.在使用本文中描述的“包括”、“具有”、和“包含”的情况下，除非使用了明确的限定用语，例如“仅”、“由
……
组成”等，否则还可以添加另一部件。除非相反地提及，否则单数形式的术语可以包括复数形式，并不能理解为其数量为一个。
55.如图1所示，本技术的一个实施例公开了一种半导体结构，包括：衬底10，衬底10中具有位线结构40；有源区20，有源区20一端位于位线结构40上，在沿垂直于衬底10的方向上，有源区20包括第一通道层21和至少包裹第一通道层21底面和部分侧壁的第二通道层22；第二通道层22的底部与位线结构40电连接；字线结构30，在垂直于衬底10的方向上，字线结构30位于有源区20相对的两侧；源极和漏极，位于有源区20的延伸方向的两端。
56.示例地，衬底10可以包括基底11及位于基底11表面的基底介质层12，其中，基底11可以包括但不限于硅基底11、碳化硅基底11或其他基底11。基底介质层12可以包括但不限于氧化硅层。位线结构40位于基底介质层12中。位线结构40可以包括但不限于金属层。
57.有源区20的一端位于位线结构40上，且有源区20沿垂直于衬底10的方向延伸。有
源区20包括第一通道层21和至少包裹第一通道层21底面和部分侧壁的第二通道层22，第二通道层22的底部与位线结构40电连接。示例地，第一通道层21和/或第二通道层22包含氧化铟、氧化镓、氧化锌、氧化铟镓、氧化铟锌、氧化镓锌、氧化铟镓锌中的至少一种。
58.在一些实施例中，第一通道层21和第二通道层22均为氧化铟镓锌层，其中，第一通道层21为高阻氧化铟镓锌层，第二通道层22为低阻氧化铟镓锌层。利用氧化铟镓锌制作为有源区材料，相比于传统的有源区材料，可以增大晶体管的驱动电流，提高写入速度，当晶体管关闭时，漏电流更低，比特持续时间更长。并且，低阻氧化铟镓锌层具有较少的材料缺陷，可以明显提高晶体管的开关电流比和阈值电压。并且，低阻氧化铟镓锌层和高阻氧化铟镓锌层之间能够形成高质量的同质结界面，可以进一步提高晶体管的开关电流比和阈值电压，减小漏电流。优选地，第一通道层21的厚度可以为10nm以下，例如10nm、8nm、5nm或3nm等。
59.请继续参考图1，字线结构30位于有源区20相对的两侧，在垂直于衬底10的方向上。其中，字线结构30包括栅氧化层31和位于栅氧化层31外侧的字线导电层32。示例地，栅氧化层31可以包括但不限于二氧化硅层，字线导电层32可以为金属层，例如铜层。源极和漏极位于有源区20沿延伸方向的两端，源极和漏极之间为沟道区。示例地，字线导电层32的位置与沟道区的位置相对应。
60.在一些实施例中，有源区20为柱状结构，例如圆柱状或长方体状。栅氧化层31环绕覆盖于有源区20的外侧壁，将有源区20与字线导电层32隔开。
61.在一些实施例中，有源区20的另一端与电容结构其中一个电极相连。示例地，电容结构包括从下到上依次叠置的下电极、电容介质层和上电极。作为示例，半导体结构的源极与电容结构的下电极连接，半导体结构的漏极与位线结构电连接。通过向字线导电层32施加高电平，可以在有源区20的沟道区中形成电流，使得电容结构与位线结构40通过有源区20电连接，从而可以从电容结构中读取数据，或者向电容结构中写入数据。
62.示例地，上述半导体结构可以应用于dram存储单元，以提高dram存储单元的驱动电流和阈值电压，降低漏电流。
63.如图2所示，本技术的一个实施例还公开了一种阵列结构，包括多个如上述任一实施例中的半导体结构，阵列结构具有多行多列；其中，位于同一行的各半导体结构的位线结构40彼此电连接；位于同一列的各半导体结构的字线结构30彼此电连接。
64.图3为沿图2所示结构的aa’方向截取的截面结构示意图。位于同一行的各半导体结构的位线结构40彼此电连接，沿第一方向延伸，第一方向为阵列结构的行方向。示例地，位于同一行的各半导体结构之间具有第二介质层60，第二介质层60将同一行中的各个半导体结构隔开。结合图2可知，相邻的两列半导体结构之间由第二介质层60隔开。作为示例，第二介质层60可以包括但不限于氮化硅层、氮氧化硅层或碳层。
65.请继续参考图2，位于同一列的各半导体结构的字线结构30彼此电连接。此外，位于同一列的各半导体结构之间具有第一介质层50，第一介质层50将同一列中各半导体结构的有源区20隔开。示例地，第一介质层50可以为高介电材料层(high-k材料层)，例如二氧化硅层。
66.可选地，在一些实施例中，阵列结构还包括多个呈阵列排布的电容结构(图中未示出)，电容结构与有源区20一一对应连接。示例地，电容结构包括从下到上依次叠置的下电
极、电容介质层和上电极。其中，有源区20的顶部与下电极连接。
67.可选地，在一些实施例中，各个电容结构的上电极相互连接，各个电容结构的电容介质层相互连接，各个电容结构的下电极之间由电容介质层隔开。通过向字线导电层32施加高电平，可以在有源区20中形成导通电流，使得电容结构通过有源区20与位线结构40电连接，从而可以从电容结构中读取数据，或者向电容结构中写入数据。
68.在一些实施例中，阵列结构中的各个有源区20均包括第一通道层21和至少包裹第一通道层21底面和部分侧壁的第二通道层22，第一通道层21为高阻氧化铟镓锌层，第二通道层22为低阻氧化铟镓锌层。由于低阻氧化铟镓锌层具有较少的材料缺陷，因此可以明显提高晶体管的驱动电流和阈值电压，降低漏电漏。高阻氧化铟镓锌层位于低阻氧化铟镓锌层上，可以与低阻氧化铟镓锌层之间形成高质量的同质结界面，进一步提高了晶体管的开关电流比和阈值电压，降低漏电流。
69.示例地，上述阵列结构可以应用于dram存储阵列。
70.本技术的一个实施例还公开了一种多层堆叠结构，包括多层前述任一实施例中的阵列结构，各层阵列结构上下叠置；其中，各层阵列结构之间的字线结构30、位线结构40和有源区20相互独立。
71.示例地，以阵列结构为dram存储阵列作为示例，将多层阵列结构堆叠可以得到三维堆叠dram结构(3d stack dram)。由于有源区20采用低阻氧化铟镓锌层和高阻氧化铟镓锌层共同组成，降低了单个dram存储单元的漏电流，因此从整体上看，三维堆叠dram结构的漏电流也大大减小，从而降低了漏电流产生的功耗有利于保证存储单元的正常运行，提高存储密度。
72.如图4所示，本技术的一个实施例还公开了一种阵列结构的制备方法，包括：
73.s10：提供衬底；
74.s20：在衬底中形成多条沿第一方向延伸的位线结构；
75.s30：在衬底上形成第一介质层，并于第一介质层中形成阵列排布的有源区，有源区的一端位于位线结构上，且在垂直于衬底的方向上，有源区包括第一通道层和至少包裹第一通道层底面和部分侧壁的第二通道层；第二通道层22的底部与位线结构电连接；
76.s40：于第一介质层中形成若干沿第二方向延伸的第二介质层，第二方向与第一方向相交；其中，第二介质层位于相邻的两列有源区之间；
77.s50：形成字线结构，字线结构位于有源区相对的两侧。
78.在步骤s10中，请参阅图5，提供的衬底10可以包括基底11及位于基底11表面的基底介质层12，如图5所示。其中，基底11可以包括但不限于硅基底11、碳化硅基底11或其他基底11。基底介质层12可以包括但不限于氧化硅层。
79.在步骤s20中，请参阅图6至图7，于衬底10中形成多条沿第一方向延伸的位线结构40。
80.示例地，如图6所示，可以先对基底介质层12进行刻蚀，于基底介质层12中形成沿第一方向延伸的位线沟槽41，各位线沟槽41平行间隔排布。形成位线沟槽41的工艺可以为干法刻蚀工艺或湿法刻蚀工艺。
81.形成位线沟槽41之后，于位线沟槽41中沉积金属层，形成位线结构40。可选地，位线结构40的顶面与衬底10的顶面相齐平，如图7所示。金属层可以为电阻率较低的金属导电
材料，可以包括但不仅限于w(钨)、钼(mo)、ti(钛)、cu(铜)或au(金)。作为示例，可以采用化学气相沉积工艺于位线沟槽41中形成金属层，并且，形成的金属层填满位线沟槽41。
82.在步骤s30中，请参阅图8至图11，在衬底10上形成第一介质层50，并于第一介质层50中形成阵列排布的有源区20的步骤包括：
83.s31：于衬底10的上表面形成第一介质层50，如图8所示。
84.示例地，可以采用沉积工艺于衬底10的上表面沉积氧化硅层，作为第一介质层50。沉积工艺可以包括但不限于原子层沉积工艺、等离子体沉积工艺、化学气相沉积工艺或物理气相沉积工艺。可选地，沉积形成第一介质层50之后，还可以采用化学机械研磨工艺(cmp)研磨第一介质层50的上表面，形成光滑平整的表面。
85.s32：于第一介质层50中形成阵列排布的通孔51，通孔51位于位线结构40上方，暴露出位线结构40的上表面，如图9所示。
86.示例地，可以先在第一介质层50的上表面形成图案化光阻层，图案化光阻层可用于定义出通孔51的位置和大小。然后采用光刻工艺，基于图案化光阻层刻蚀第一介质层50，直至暴露出位线结构40的上表面，得到如图9所示的阵列排布的通孔51。
87.可选地，在一些实施例中，图案化光阻层和第一介质层50之间还形成有硬掩膜层。示例地，形成硬掩膜层的材料可以包括但不限于氮化硅层。形成通孔51之后，采用化学机械研磨工艺去除图案化光阻层和硬掩膜层，得到如图9所示的结构。
88.s33：于通孔51中形成第一通道层21和第二通道层22，其中，第二通道层22至少包裹第一通道层21的底面和部分侧壁，第二通道层22的底部与位线结构40电连接。
89.具体地，形成第一通道层21和第二通道层22的步骤包括：
90.s331：形成第二通道层22，第二通道层22覆盖通孔51的侧壁、底部和第一介质层50的上表面，如图10所示。
91.第二通道层22可以包含氧化铟、氧化镓、氧化锌、氧化铟镓、氧化铟锌、氧化镓锌、氧化铟镓锌中的至少一种。
92.作为示例，第二通道层22可以是低阻氧化铟镓锌层，例如，可以在有氧的气氛中，通过原位沉积方法于通孔51的侧壁、底部以及第一介质层50的上表面形成低阻氧化铟镓锌层，以作为第二通道层22，如图10所示。通过上述工艺方法，可以形成连续且具有光滑表面的低阻氧化铟镓锌层，与传统的氧化铟镓锌层相比，这种低阻氧化铟镓锌层中的材料缺陷明显减少，有助于提高半导体器件的导通电流和阈值电压，降低漏电流。
93.s332：形成第一通道层21，第一通道层21覆盖第二通道层22的表面，且填满通孔51。
94.示例地，第一通道层21包含氧化铟、氧化镓、氧化锌、氧化铟镓、氧化铟锌、氧化镓锌、氧化铟镓锌中的至少一种。
95.作为示例，第一通道层21可以是高阻氧化铟镓锌层。例如，可以通过原子层沉积工艺，在无氧的气氛中，于第二通道层22的表面沉积形成高阻氧化铟镓锌层，其中，高阻氧化铟镓锌层填满通孔51。通过上述工艺方法，可以在低阻氧化铟镓锌层和高阻氧化铟镓锌层之间形成高质量的同质结界面，极大地提高半导体结构(例如晶体管)的开关电流比和阈值电压。
96.s333：去除第一介质层50上表面的第一通道层21和第二通道层22，得到如图11所
示的结构。
97.示例地，可以采用化学机械研磨工艺将第一介质层50上表面的第一通道层21和第二通道层22研磨去除，暴露出第一介质层50的上表面，得到由第一通道层21和第二通道层22组成的有源区20。其中，第二通道层22的底部与位线结构40电连接。可选地，在一些实施例中，第二通道层22的顶部可以低于第一介质层50的上表面，第二通道层22覆盖第一通道层21的底部和部分侧壁。
98.在步骤s40中，请参考图12和图13。于第一介质层50中形成若干沿第二方向延伸的第二介质层60，第二方向与第一方向相交；其中，第二介质层60位于相邻的两列有源区20之间。形成第二介质层60的具体步骤包括：
99.s41：于第一介质层50中形成若干沿第二方向延伸的开口61，开口61贯穿第一介质层50，暴露出衬底10的上表面，如图12所示。
100.示例地，第二方向与阵列结构的列方向相同。第二方向与第一方向相交，在一些实施例中，第二方向垂直于第一方向。作为示例，开口61可以为字线隔离沟槽。
101.s42：形成第二介质层60，第二介质层60填满开口61，且第二介质层60的上表面与第一介质层50的上表面齐平，如图13所示。
102.示例地，可以向开口61中沉积氮化硅层、氮氧化硅层或碳层，形成第二介质层60。在一些实施例中，第二介质层60的上表面与第一介质层50的上表面齐平。第二介质层60可以将阵列结构中的有源区20划分为若干列，其中，同一列有源区20之间被第一介质层50隔开。作为示例，形成第二介质层60的工艺可以包括原子层沉积工艺、等离子体沉积工艺、化学气相沉积工艺或物理气相沉积工艺，具体的工艺方法可以根据器件的尺寸和开口61的高宽比确定，本技术在此不做限制。其中，第二介质层60可以用作字线隔离结构，将相邻两列的半导体结构的字线结构隔离开。
103.在步骤s50中，形成字线结构30的步骤包括：
104.s51：降低第一介质层50的厚度，以暴露出有源区20的部分侧壁以及第二介质层60的部分侧壁，如图14所示。
105.示例地，可以采用刻蚀工艺去除部分第一介质层50，以降低第一介质层50的厚度，暴露出有源区20的沟道区。例如，第一介质层50为二氧化硅层，采用干法刻蚀或湿法刻蚀去除一定厚度的氧化硅层，暴露出有源区20的沟道区以及第二介质层60的部分侧壁。
106.s52：形成栅氧化层31，栅氧化层31覆盖有源区20暴露出的侧壁，如图15所示。
107.示例地，可以采用原子层沉积工艺，于有源区20暴露出的侧壁生长氧化硅层，氧化硅层环绕包覆有源区20的侧壁，形成栅氧化层31。
108.可选地，在一些实施例中，在降低第一介质层50的厚度时，可以通过设置掩膜层，覆盖有源区20的上表面以及相邻的部分第一介质层50，保护有源区20侧壁上的第一介质层50不被去除，作为栅氧化层31。
109.s53：于第一介质层50的上表面形成字线导电层32，字线导电层32的上表面低于栅氧化层31的上表面，如图16所示。
110.示例地，可以于第一介质层50的上表面沉积导电材料层，然后降低导电材料层的厚度，使其低于栅氧化层31的上表面，以得到字线导电层32。示例地，导电材料层可以包括但不仅限于w(钨)、钼(mo)、ti(钛)、cu(铜)或au(金)。可以采用化学气相沉积工艺于第一介
质层50的上表面形成导电材料层。
111.第二介质层60作为字线隔离结构，将相邻两列半导体结构的字线导电层32分隔开，使得位于同一列的有源区20共用同一字线导电层32。可选地，在一些实施例中，字线导电层32环绕设置于有源区20的沟道区周围，可以极大地提高栅极控制能力。
112.s54：于字线导电层32的上表面形成第一介质层50，第一介质层50的上表面与有源区20的上表面齐平，如图17所示。
113.示例地，可以在字线导电层32的上表面沉积形成氧化硅层，覆盖字线导电层32的上表面，继续增加氧化硅层的厚度，直至覆盖有源区20的上表面。然后采用化学机械研磨工艺(cmp)对氧化硅层进行研磨，直至暴露出有源区20的上表面，得到如图17所示的第一介质层50。示例地，沉积氧化硅层的工艺可以包括原子层沉积工艺、等离子体沉积工艺、化学气相沉积工艺或物理气相沉积工艺。
114.在一些实施例中，形成字线结构30之后，还包括：
115.s60：形成电容结构，电容结构中的一个电极与有源区20的另一端连接。
116.示例地，可以于所得结构的上方形成阵列排布的电容结构，电容结构与有源区20一一对应连接。在一些实施例中，电容结构包括从下至上依次叠置的下电极、电容介质层和上电极。
117.作为示例，制备电容的下电极的步骤可以包括：
118.s61：形成下电极材料层。
119.例如，先在如图17所示的结构上表面沉积下电极材料层，下电极材料层覆盖各个有源区20的上表面。作为示例，下电极材料层可以包括但不限于钨层、氮化钛或其他导电层。沉积下电极材料层的方法可以包括原子层沉积工艺、等离子体沉积工艺、化学气相沉积工艺或物理气相沉积工艺。
120.s62：分别沿第一方向和第二方向切割下电极材料层，以得到若干阵列排布的下电极，下电极与有源区20一一对应。
121.示例地，可以先在下电极材料层的上表面形成掩膜层，掩膜层可以是氧化硅层或氮氧化硅层，例如，可采用原子层沉积工艺、等离子体沉积工艺、化学气相沉积工艺或物理气相沉积工艺形成掩膜层。然后于掩膜层的上表面形成图案化光阻层，基于图案化光阻层刻蚀掩膜层和下电极材料层，得到若干阵列排布的下电极。其中，图案化光阻层可用于定义下电极材料层中需要断开的位置。
122.形成下电极后，于所得结构的上表面依次形成电容介质层和上电极，其中，电容介质层覆盖各个下电极，上电极位于电容介质层的上表面。示例地，上电极的材质可以与下电极的材质相同，例如均为钨层、氮化钛层或其他导电层。
123.通过上述阵列结构的制备方法制备得到的阵列结构，有源区包括第一通道层和第二通道层，利用第一通道层和第二通道层之间形成的高质量的同质结界面，可以提高晶体管的开关电流比和阈值电压，减小漏电流，降低阵列结构的单位面积所发出的热量，提高器件的运行稳定性和可靠性。通过采用上述方法可以制备dram存储单元阵列，从而得到具有高电流驱动能力、低漏电的存储单元阵列，提高数据写入速度，降低功耗。
124.本技术的一个实施例还公开了一种多层堆叠结构的制备方法，包括：采用前述任一实施例中的阵列结构的制备方法制备多个阵列结构；从下至上依次堆叠阵列结构。
125.示例地，阵列结构可以为dram存储阵列，在每一层dram存储阵列中，各个存储单元的有源区20采用低阻氧化铟镓锌层和高阻氧化铟镓锌层共同组成。低阻氧化铟镓锌层具有光滑且连续的表面，材料缺陷少，并且，低阻氧化铟镓锌层和高阻氧化铟镓锌层之间可以形成高质量的同质结界面，因此可以大幅提高晶体管的开关电流比(on/off ratio)和阈值电压(vth)，降低晶体管的漏电流，从而减小dram存储阵列的单位面积发热量。在此基础上，可以将多层dram存储阵列进行堆叠，得到多层堆叠结构，从而增大dram单元的密度，提高存储密度，降低功耗。
126.示例地，各层阵列结构之间设置有隔离层，各层阵列结构之间的字线结构、位线结构和有源区相互独立。
127.上述多层堆叠结构的制备方法，采用前述方法制备得到的阵列结构制备多层堆叠结构，可以减小漏电流产生的功耗，减小单位面积产生的热量，从而在增加存储密度的同时保证器件的性能。
128.应该理解的是，虽然图4所示流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，图4中的至少一部分步骤可以包括多个步骤或者多个阶段，这些步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤中的步骤或者阶段的至少一部分轮流或者交替地执行。
129.请注意，上述实施例仅出于说明性目的而不意味对本发明的限制。
130.本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。
131.以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
132.以上实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

技术特征：
1.一种半导体结构，其特征在于，包括：衬底，所述衬底中具有位线结构；有源区，所述有源区一端位于所述位线结构上，在沿垂直于所述衬底的方向上，所述有源区包括第一通道层和至少包裹所述第一通道层底面和部分侧壁的第二通道层；所述第二通道层的底部与所述位线结构电连接；字线结构，在垂直于所述衬底的方向上，所述字线结构位于所述有源区相对的两侧；源极和漏极，位于所述有源区的延伸方向的两端。2.根据权利要求1所述的半导体结构，其特征在于，所述第一通道层包括高阻氧化铟镓锌层，所述第二通道层包括低阻氧化铟镓锌层。3.根据权利要求1所述的半导体结构，其特征在于，所述有源区的另一端与电容结构其中一个电极相连。4.根据权利要求1所述的半导体结构，其特征在于，所述字线结构包括栅氧化层和位于所述栅氧化层外侧的字线导电层。5.一种阵列结构，其特征在于，包括：多个如权利要求1-4任一项所述的半导体结构，所述阵列结构具有多行多列；其中，位于同一行的各所述半导体结构的位线结构彼此电连接；位于同一列的各所述半导体结构的字线结构彼此电连接。6.根据权利要求5所述的阵列结构，其特征在于，位于同一列的各所述半导体结构之间具有第一介质层，同一列中各所述半导体结构的有源区由所述第一介质层隔开；位于同一行的各所述半导体结构之间具有第二介质层，同一行中各所述半导体结构由所述第二介质层隔开。7.一种多层堆叠结构，其特征在于，包括多层如权利要求5-6任一项所述的阵列结构，各层所述阵列结构上下叠置；其中，各层阵列结构之间的字线结构、位线结构和有源区相互独立。8.一种阵列结构的制备方法，其特征在于，包括：提供衬底；在所述衬底中形成多条沿第一方向延伸的位线结构；在所述衬底上形成第一介质层，并于所述第一介质层中形成阵列排布的有源区，所述有源区的一端位于所述位线结构上，且在垂直于所述衬底的方向上，所述有源区包括第一通道层和至少包裹所述第一通道层底面和部分侧壁的第二通道层；所述第二通道层的底部与所述位线结构电连接；于所述第一介质层中形成若干沿第二方向延伸的第二介质层，所述第二方向与所述第一方向相交；其中，所述第二介质层位于相邻的两列有源区之间；形成字线结构，所述字线结构位于所述有源区相对的两侧。9.根据权利要求8所述的阵列结构的制备方法，其特征在于，所述在所述衬底中形成多条沿第一方向延伸的位线结构，包括：于所述衬底中形成若干沿第一方向延伸的沟槽；形成导电层，所述导电层填满所述沟槽，且所述导电层的上表面与所述衬底的上表面齐平。
10.根据权利要求8所述的阵列结构的制备方法，其特征在于，在所述衬底上形成第一介质层，并于所述第一介质层中形成阵列排布的有源区，包括：于所述衬底的上表面形成所述第一介质层；于所述第一介质层中形成阵列排布的通孔，所述通孔位于所述位线结构上方，暴露出所述位线结构的上表面；于所述通孔中形成所述第一通道层和所述第二通道层，其中，所述第二通道层至少包裹所述第一通道层的底面和部分侧壁，所述第二通道层的底部与所述位线结构电连接。11.根据权利要求10所述的阵列结构的制备方法，其特征在于，所述于所述通孔中形成所述第一通道层和所述第二通道层，包括：形成第二通道层，所述第二通道层覆盖所述通孔的侧壁、底部和所述第一介质层的上表面；形成第一通道层，所述第一通道层覆盖所述第二通道层的表面，且填满所述通孔；去除所述第一介质层上表面的所述第一通道层和所述第二通道层。12.根据权利要求11所述的阵列结构的制备方法，其特征在于，通过原子层沉积工艺，在无氧的气氛中，形成所述第一通道层：通过原位沉积方式，在有氧的气氛中，形成所述第二通道层。13.根据权利要求11所述的阵列结构的制备方法，其特征在于，所述第一通道层和/或所述第二通道层包含氧化铟、氧化镓、氧化锌、氧化铟镓、氧化铟锌、氧化镓锌、氧化铟镓锌中的至少一种。14.根据权利要求11所述的阵列结构的制备方法，其特征在于，所述第一通道层包括高阻氧化铟镓锌层，所述第二通道层包括低阻氧化铟镓锌层。15.根据权利要求8所述的阵列结构的制备方法，其特征在于，所述于所述第一介质层中形成若干沿第二方向延伸的第二介质层，包括：于所述第一介质层中形成若干沿第二方向延伸的开口，所述开口贯穿所述第一介质层，暴露出所述衬底的上表面；形成所述第二介质层，所述第二介质层填满所述开口，且所述第二介质层的上表面与所述第一介质层的上表面齐平。16.根据权利要求8所述的阵列结构的制备方法，其特征在于，所述形成字线结构，包括：降低所述第一介质层的厚度，以暴露出所述有源区的部分侧壁以及所述第二介质层的部分侧壁；形成栅氧化层，所述栅氧化层覆盖所述有源区暴露出的侧壁；于所述第一介质层的上表面形成字线导电层，所述字线导电层的上表面低于所述栅氧化层的上表面；于所述字线导电层的上表面形成所述第一介质层，所述第一介质层的上表面与所述有源区的上表面齐平。17.根据权利要求8-16任一项所述的阵列结构的制备方法，其特征在于，形成所述字线结构之后，还包括：形成电容结构，所述电容结构中的一个电极与所述有源区的另一端连接。
18.一种多层堆叠结构的制备方法，其特征在于，包括：采用权利要求17所述的方法制备多个阵列结构；从下至上依次堆叠所述阵列结构。

技术总结
本发明涉及一种半导体结构、阵列结构及其制备方法，半导体结构包括：衬底，衬底中具有位线结构；有源区，有源区一端位于位线结构上，在沿垂直于衬底的方向上，有源区包括第一通道层和至少包裹第一通道层底面和部分侧壁的第二通道层；第二通道层的底部与位线结构电连接；字线结构，在垂直于衬底的方向上，字线结构位于有源区相对的两侧；源极和漏极，位于有源区的延伸方向的两端。上述半导体结构中，有源区具有第一通道层和第二通道层，利用第一通道层和第二通道层之间形成的高质量同质结界面，可以提高半导体结构的导通电流，降低漏电流。并且，还可以通过采用具有较少材料缺陷的第二通道层，增加有源区中自由电子的数量，提高导通电流。电流。电流。


技术研发人员：邵光速 邱云松 肖德元
受保护的技术使用者：长鑫存储技术有限公司
技术研发日：2022.03.14
技术公布日：2023/9/22