宽禁带半导体沟槽MOSFET器件结构及其制作方法与流程

宽禁带半导体沟槽mosfet器件结构及其制作方法
技术领域
1.本发明涉及半导体技术领域，具体涉及一种宽禁带半导体沟槽mosfet器件结构及其制作方法。


背景技术：

2.目前，在功率开关应用中，巴利伽优值bfom(baliga’s figure-of-merit)是用来表示半导体材料电力电子方面的适用程度的指标，其表示为：bfom＝εμe3，其中ε是介电常数，μ是迁移率，e是半导体的击穿场强，bfom值大致上与禁带宽度eg的六次方成正相关。因此较大的禁带宽度意味着宽带隙半导体在功率器件的应用中具有更低的功率损耗和更高的转换效率，从而实现更加优秀和理想的电力电子应用。在宽禁带半导体材料中，ga2o3具有4.8ev的禁带宽度、8mv/cm的理想击穿电场强度和高达3400的bfom值，大约是gan的4倍，sic的10倍。因此在如今具有更高功率密度以及更低功耗需求的电力电子应用中，ga2o3材料具有更为重大的研究意义以及更为广阔的市场应用前景。
3.碳化硅(sic)器件可以通过离子注入或者外延生长实现p型掺杂，但是氮化镓(gan)、氧化镓(ga2o3)、金刚石(c)、氮化铝(aln)等禁带宽度比碳化硅大的材料，通过离子注入实现p型掺杂比较困难，可以通过生长外延或者氧化物等特殊工艺实现p型。
4.宽禁带半导体材料的沟槽mosfet在实际工艺制作和应用中存在几个问题：
5.1、材料漂移区的高电场导致栅介质层上的电场很高，这个问题在槽角处加剧，从而在高漏极电压下造成栅介质层迅速击穿，对于恶劣环境的静电效应以及电路中的高压尖峰耐受能力差；
6.2、由于宽禁带半导体功率mosfet主要应用在高压高频大电流领域，电路中的寄生参数会使得在高频开关过程中产生overshoot等尖峰毛刺，造成器件电流通路上的瞬时过压同时增加了开关过程的损耗；或由于功率负载等变化形成大的浪涌电压；
7.3、离子注入深度有限，导致很多针对性的沟槽栅极保护结构和抗浪涌设计从工艺上难以实现。
8.综上，宽禁带半导体材料漂移区的高电场导致栅介质层上的电场很高，这个问题在槽角处加剧，从而在高漏极电压下造成栅介质层迅速击穿。现有的mosfet器件本身并不具备抗浪涌电压自抑制能力和过压保护能力，往往需要在实际应用中设计复杂的缓冲电路，浪涌电压抑制电路和过压保护电路；而这种外部匹配的抑制和过压保护电路往往有时间上的延迟，实际开关过程中的高频尖峰电压浪涌仍然由器件本身承受，有时会导致器件沟道区的击穿失效，以及栅结构和电极欧姆接触区域的逐渐失效，引起器件可靠性问题。
9.因此，需要设计出一种新的宽禁带半导体mosfet器件结构作为更加理想半导体材料。


技术实现要素：

10.基于上述表述，本发明提供了一种宽禁带半导体沟槽mosfet器件结构及其制作方
法，以对现有的mosfet器件结构抗浪涌电压能力和过压保护进行优化，提高器件的可靠性。
11.本发明解决上述技术问题的技术方案如下：
12.第一方面，本发明提供一种宽禁带半导体沟槽mosfet器件结构，包括：基底、p阱区、源极n+区、p+掩蔽层、n+导流层及栅极；
13.所述p阱区和所述源极n+区依次设于所述基底上；
14.所述p+掩蔽层设于所述基底的上部，且被所述基底包裹；
15.所述n+导流层沿第一方向设于所述p+掩蔽层中；
16.所述栅极沿所述第一方向嵌设于所述基底的上部、所述p阱区和所述源极n+区，所述栅极的底部与所述p+掩蔽层和所述n+导流层的上端部接触。
17.在上述技术方案的基础上，本发明还可以做如下改进。
18.进一步地，所述栅极包括：栅极介质层、栅极硅和栅极沟槽；
19.所述栅极沟槽呈u形状，沿所述第一方向延伸设置；
20.所述栅极介质层设于所述栅极沟槽内壁侧；所述栅极硅填充于所述栅极沟槽的中部，且与所述栅极介质层接触。
21.进一步地，所述宽禁带半导体沟槽mosfet器件结构还包括层间介质层；
22.所述层间介质层盖设于所述栅极沟槽的敞口处，且其中部与所述栅极介质层和所述栅极硅的上端面接触。
23.进一步地，所述宽禁带半导体沟槽mosfet器件结构还包括源极和源极接触区；
24.所述源极接触区设于所述源极n+区上，所述源极设于所述源极接触区上，所述层间介质层沿所示第一方向嵌设于所述源极和所述源极接触区中。
25.进一步地，所述n+导流层填充于所述p+掩蔽层中，以使所述p+掩蔽层的横截面呈u形结构；
26.所述p+掩蔽层和所述n+导流层的上表面与所述栅极沟槽的下表面接触设置。
27.进一步地，所述p+掩蔽层包括多个p+掩蔽区；
28.多个所述p+掩蔽区沿所述第一方向依次间隔布置，所述n+导流层穿设于多个所述p+掩蔽区。
29.进一步地，所述基底包括n+衬底层和n-外延层；
30.所述n-外延层设于所述n+衬底层上；
31.所述p+掩蔽层和所述n+导流层设于所述n-外延层的上部区域；所述p阱区设于所述n-外延层的上表面。
32.进一步地，所述宽禁带半导体沟槽mosfet器件结构还包括漏极；
33.所述漏极设于所述n+衬底层的下表面。
34.第二方面，本发明还提供一种用于制作如第一方面中任一项所述的宽禁带半导体沟槽mosfet器件结构的制作方法，包括：
35.在基底上制作p型氧化物，得到p阱区；
36.在所述p阱区采用离子注入形成源极n+区；
37.对所述基底、所述p阱区和所述源极n+区实施干法刻蚀，得到栅极沟槽；
38.在所述栅极沟槽上依次沉积氧化硅/多晶硅/氧化硅，形成“三明治”结构的掩膜，并刻蚀形成离子注入的掩膜；
39.对所述栅极沟槽底部的基底进行离子注入，得到p+掩蔽层；
40.在所述p+掩蔽层进行离子注入，得到n+导流层，并在注入完成后去掉所述掩膜；
41.在所述栅极沟槽上依次进行栅极介质生长、栅极硅生长和层间介质沉积，得到栅极和层间介质层，并在所述源极n+区上欧姆接触金属沉积及退火，得到源极接触区；
42.在所述源极接触区的上表面沉积并刻蚀金属制作源极；在所述基底的下表面沉积金属制作漏极。
43.在上述技术方案的基础上，本发明还可以做如下改进。
44.进一步地，所述在基底上制作p型氧化物之前还包括：
45.在n+衬底层上生长n-外延层，得到所述基底。
46.与现有技术相比，本技术的技术方案具有以下有益技术效果：
47.本发明提供的宽禁带半导体沟槽mosfet器件结构设置有基底、p阱区、源极n+区、p+掩蔽层、n+导流层及栅极，其中，p+掩蔽层设于基底的上部，且被基底包裹；n+导流层沿第一方向填充设于p+掩蔽层的沟槽中，栅极的底部与p+掩蔽层和n+导流层的上端部接触，如此设置，相较于现有技术，该宽禁带半导体沟槽mosfet器件结构具有如下优点：
48.第一、宽禁带半导体材料漂移区的高电场导致栅介质层上的电场很高，这个问题在槽角处加剧，从而在高漏极电压下造成栅介质层迅速击穿，该设置方式通过在栅极下方构造p+掩蔽层，可以有效降低槽角处的电场；
49.第二，在p+掩蔽层中构造n+导流层，可以进一步扩展电流的通路，降低导通电阻。
50.综上，本发明提供的宽禁带半导体沟槽mosfet器件结构能够有效提高器件性能的稳定性和可靠性。
附图说明
51.图1为本发明实施例1提供的宽禁带半导体沟槽mosfet器件结构的三维结构示意图；
52.图2为本发明实施例1提供的宽禁带半导体沟槽mosfet器件结构的截面a处的截面结构示意图；
53.图3为本发明实施例1提供的宽禁带半导体沟槽mosfet器件结构的截面b处的截面结构示意图；
54.图4为本发明实施例1提供的宽禁带半导体沟槽mosfet器件结构的截面c处的截面结构示意图；
55.图5为本发明实施例2提供的宽禁带半导体沟槽mosfet器件结构的三维结构示意图；
56.图6为本发明实施例3提供的宽禁带半导体沟槽mosfet器件结构的三维结构示意图；
57.图7为本发明实施例4提供的宽禁带半导体沟槽mosfet器件结构的三维结构示意图；
58.图8为本发明实施例5提供的宽禁带半导体沟槽mosfet器件结构的三维结构示意图；
59.图9为本发明实施例6提供的宽禁带半导体沟槽mosfet器件结构的三维结构示意
图；
60.图10为本发明实施例6提供的宽禁带半导体沟槽mosfet器件结构的截面a处的截面结构示意图；
61.图11为本发明实施例6提供的宽禁带半导体沟槽mosfet器件结构的截面b处的截面结构示意图；
62.图12为本发明实施例6提供的宽禁带半导体沟槽mosfet器件结构的截面c处的截面结构示意图；
63.图13为本发明实施例7提供的宽禁带半导体沟槽mosfet器件结构的三维结构示意图；
64.图14为本发明实施例7提供的宽禁带半导体沟槽mosfet器件结构的截面a处的截面结构示意图；
65.图15为本发明实施例7提供的宽禁带半导体沟槽mosfet器件结构的截面b处的截面结构示意图；
66.图16为本发明实施例7提供的宽禁带半导体沟槽mosfet器件结构的截面c处的截面结构示意图；
67.图17为本发明实施例8提供的宽禁带半导体沟槽mosfet器件结构的三维结构示意图；
68.图18为本发明实施例8提供的宽禁带半导体沟槽mosfet器件结构的截面a处的截面结构示意图；
69.图19为本发明实施例8提供的宽禁带半导体沟槽mosfet器件结构的截面b处的截面结构示意图；
70.图20为本发明实施例8提供的宽禁带半导体沟槽mosfet器件结构的截面c处的截面结构示意图；
71.图21为本发明实施例1提供的宽禁带半导体沟槽mosfet器件结构的制作流程示意图；
72.图22为本发明实施例6提供的宽禁带半导体沟槽mosfet器件结构的制作流程示意图；
73.图23为本发明实施例7提供的宽禁带半导体沟槽mosfet器件结构的制作流程示意图；
74.附图标记：
75.1、基底；101、n+衬底层；102、n-外延层
76.2、p阱区；
77.3、源极n+区；
78.4、p+掩蔽层；
79.5、n+导流层；
80.6、栅极；601、栅极介质层；602、栅极硅；603、栅极沟槽；
81.7、层间介质层；
82.8、漏极；
83.9、源极；
84.10、源极接触区。
具体实施方式
85.为了便于理解本技术，下面将参照相关附图对本技术进行更全面的描述。附图中给出了本技术的实施例。但是，本技术可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使本技术的公开内容更加透彻全面。
86.sic和gan是第三代宽禁带半导体材料，在禁带宽度、击穿场强、电子饱和漂移速度等物理特性上较si更有优势，制备的功率器件如二极管、晶体管和功率模块具有更优异的电气特性，能够克服硅基无法满足高功率、高压、高频、高温等应用要求的缺陷，也是能够超越摩尔定律的突破路径之一，因此被广泛应用于新能源领域(光伏、储能、充电桩、电动车等)。
87.近年来，禁带宽度大于sic和gan的超宽带隙半导体材料主要有氧化镓、金刚石、氮化铝等，以其优越的光学与电学性能，已被认为是一个令人兴奋且充满挑战的新研究领域。较大的禁带宽度使得器件可以应用在很多极端恶劣的环境下：在地热能源生产和油气开采的背景下可以实现更高的钻井速度和更低的故障率，在高温情况下使得电子传感器控制的铝厂、钢厂以及燃煤和燃气电厂的工作温度更高，从而提高这些工业过程的能源效率。
88.宽禁带半导体材料中，ga2o3具有4.8ev的禁带宽度、8mv/cm的理想击穿电场强度和高达3400的bfom值，大约是gan的4倍，sic的10倍。因此在如今具有更高功率密度以及更低功耗需求的电力电子应用中，ga2o3材料具有更为重大的研究意义以及更为广阔的市场应用前景。
89.其中，抗浪涌电压自抑制能力和过压保护能力是衡量mosfet器件性能的重要指标，然而，宽禁带半导体材料的沟槽mosfet本身并不具备抗浪涌电压自抑制能力和过压保护能力，往往需要在实际应用中设计复杂的缓冲电路，浪涌电压抑制电路和过压保护电路。
90.为了更好的保护沟槽mosfet的栅极氧化层，特别是底部和沟槽角落，业界的宽禁带半导体沟槽mosfet主要有两种技术方案和器件结构。其中包括德国英飞凌采用“p+半包裹的非对称沟槽结构”，日本rohm采用在栅极沟槽两侧构造源极双沟槽结构屏蔽中间的栅极沟槽底部。而上述的这种外部匹配的抑制和过压保护电路往往有时间上的延迟，实际开关过程中的高频尖峰电压浪涌仍然由器件本身承受，有时会导致器件沟道区的击穿失效，以及栅结构和电极欧姆接触区域的逐渐失效，引起器件可靠性问题。
91.本发明提供了一种宽禁带半导体沟槽mosfet器件结构，能够有效解决上述问题，下面结合附图和实施例对本发明的实施方式作进一步详细描述，以下实施例用于说明本发明，但不能用来限制本发明的范围。
92.实施例1
93.如图1至图4所示，本实施例提供的宽禁带半导体沟槽mosfet器件结构由基底1、p阱区2、源极n+区3、p+掩蔽层4、n+导流层5及栅极6组成。
94.p阱区2和源极n+区3依次设于基底上。
95.p+掩蔽层4设于基底1的上部，且被基底1包裹。
96.n+导流层3沿第一方向设于p+掩蔽层4中。
97.栅极6沿第一方向嵌设于基底1的上部、p阱区2和源极n+区3，栅极6的底部与p+掩
蔽层4和n+导流层5的上端部接触。
98.定义图1中结构的长度方向为第一方向。
99.进一步地，栅极6包括：栅极介质层601、栅极硅602和栅极沟槽603。
100.栅极沟槽603呈u形状，沿第一方向延伸设置.
101.栅极介质层601设于栅极沟槽内壁侧；栅极硅602填充于栅极沟槽603的中部，且与栅极介质层601接触。
102.如图1所示，宽禁带半导体沟槽mosfet器件结构还包括层间介质层7。层间介质层7盖设于栅极沟槽603的敞口处，且其中部与栅极介质层601和栅极硅602的上端面接触。
103.进一步地，宽禁带半导体沟槽mosfet器件结构还包括源极9和源极接触区10。
104.源极接触区10设于源极n+区3上，源极9设于源极接触区10上，层间介质层7沿所示第一方向嵌设于源极9和源极接触区10中。
105.n+导流层5填充于p+掩蔽层4中，以使p+掩蔽层4的横截面呈u形结构；p+掩蔽层4和n+导流层5的上表面与栅极沟槽603的下表面接触设置。
106.如图2所示，n+导流层5为单层结构，其横截面呈方形结构。
107.其中，p+掩蔽层4包括多个p+掩蔽区；多个p+掩蔽区沿第一方向依次间隔布置，n+导流层5穿设于多个p+掩蔽区。
108.在上述实施例的基础上，进一步地，基底1包括n+衬底层101和n-外延层102；n-外延层102设于n+衬底层101上。
109.p+掩蔽层4和n+导流层5设于n-外延层102的上部区域；p阱区2设于n-外延层102的上表面。
110.此外，宽禁带半导体沟槽mosfet器件结构还包括漏极8；漏极8设于n+衬底层101的下表面。
111.该实施例提供的宽禁带半导体沟槽mosfet器件结构设置有基底1、p阱区2、源极n+区3、p+掩蔽层4、n+导流层5及栅极6，其中，p+掩蔽层3设于基底1的上部，且被基底1包裹；n+导流层5沿第一方向填充设于p+掩蔽层4的沟槽中，栅极6的底部与p+掩蔽层4和n+导流层5的上端部接触，如此设置，相较于现有技术，该宽禁带半导体沟槽mosfet器件结构具有如下优点：
112.第一、宽禁带半导体材料漂移区的高电场导致栅介质层上的电场很高，这个问题在槽角处加剧，从而在高漏极电压下造成栅介质层迅速击穿，该设置方式通过在栅极6下方构造p+掩蔽层4，可以有效降低槽角处的电场；
113.第二，在p+掩蔽层4中构造n+导流层5，可以进一步扩展电流的通路，降低导通电阻。
114.综上，本发明实施例提供的宽禁带半导体沟槽mosfet器件结构通过在栅极沟槽正下方形成p+掩蔽层4，在p+掩蔽层4内构造n+导流层5，可以对沟槽角落的栅介质层提供比较好的保护，同时对电流通路进行了扩展，能够有效提高器件性能的稳定性和可靠性。
115.实施例2
116.本实施例提供的一种宽禁带半导体沟槽mosfet器件结构，如图5所示，与实施例1的区别是n+导流层5可以是多层的，多层之间可以是隔开的。
117.实施例3
118.本实施例提供的一种宽禁带半导体沟槽mosfet器件结构，如图6所示，与实施例1的区别是n+导流层5可以是多层的，多层之间可以通过一个或者多个n+导流柱相连。
119.实施例4
120.本实施例提供的一种宽禁带半导体沟槽mosfet器件结构，如图7所示，与实施例1的区别是n+导流层5的下方通过一个或者多个n+导流柱穿过p+掩蔽层到达n-外延层102。
121.实施例5
122.本实施例提供的一种宽禁带半导体沟槽mosfet器件结构，如图8所示，与实施例1的区别是p+掩蔽层4的一侧与源极连通接地。
123.实施例6
124.本实施例提供的一种宽禁带半导体沟槽mosfet器件结构，如图9至12所示，与实施例1的区别是栅极沟槽603的侧壁是倾斜的，通过沟槽侧壁注入p+掩蔽层4形成包角沟槽，n+导流层5注入窗口在p+掩蔽层4中间。
125.实施例7
126.本实施例提供的一种宽禁带半导体沟槽mosfet器件结构，如图13至16所示，与实施例1的区别是栅极沟槽603的侧壁是倾斜的，可以是v型等各种形状的沟槽形状；通过沟槽侧壁注入p+掩蔽层4形成包角沟槽，n+导流层5注入窗口在p+掩蔽层4偏左或者偏右。
127.实施例8
128.本实施例提供的一种宽禁带半导体沟槽mosfet器件结构，如图17至20所示，与实施例1的区别是栅极沟槽底部可以有一个或者多个台阶，可以让p+掩蔽层4注入的更深，提供更好的掩蔽效果。
129.实施例9
130.本发明实施例还提供一种用于制作实施例1的宽禁带半导体沟槽mosfet器件结构的制作方法，如图21所示，包括：
131.步骤s1：在n+衬底层上生长n-外延层，得到基底。
132.步骤s2：在基底上制作p型氧化物，得到p阱区；在p阱区采用离子注入形成源极n+区。
133.步骤s3：对基底、p阱区和源极n+区实施干法刻蚀，得到栅极沟槽。
134.步骤s4：在栅极沟槽上依次沉积氧化硅/多晶硅/氧化硅，形成“三明治”结构的掩膜。
135.步骤s5：刻蚀“三明治”结构形成离子注入的掩膜。
136.步骤s6：对栅极沟槽底部的基底进行离子注入，得到p+掩蔽层，并在注入完成后去掉中部的掩膜。
137.步骤s7：在p+掩蔽层进行离子注入，得到n+导流层，并在注入完成后去掉全部掩膜。
138.步骤s8：在栅极沟槽上依次进行栅极介质生长、栅极硅生长和层间介质沉积，得到栅极和层间介质层，并在源极n+区上欧姆接触金属沉积及退火，得到源极接触区。
139.步骤s9：在源极接触区的上表面沉积并刻蚀金属制作源极；在基底的下表面沉积金属制作漏极。
140.由于该制作方法是用于制作宽禁带半导体沟槽mosfet器件结构的，因此宽禁带半
导体沟槽mosfet器件结构具有的有益效果同样适用于该制作方法，对于其有益效果可参照实施例1，此处不作加以赘述。
141.实施例10
142.本发明实施例还提供一种用于制作实施例6的宽禁带半导体沟槽mosfet器件结构的制作方法，如图22所示，与实施例9的区别是：
143.p+掩蔽层和n+导流层的制作方法(以截面a为例)：
144.1、制作栅极沟槽，该栅极沟槽的侧壁是倾斜的，截面呈梯形结构。
145.2、依次沉积氧化硅/多晶硅/氧化硅形成“三明治”结构的离子注入掩膜，其中底层氧化硅和多晶硅的底部均呈梯形结构。
146.多晶硅具有很好的填孔能力，可以将沟槽填平便于后续氧化硅的沉积以及光刻工艺；氧化硅与多晶硅之间的刻蚀选择比可以做得很高，这样可以很容易停在下层介质上，刻蚀多晶硅的时候可以停在氧化硅上，避免对碳化硅的过刻蚀。
147.2、刻蚀形成离子注入的掩膜。
148.3、离子注入形成p+掩蔽层，离子注入完之后去掉离子注入掩膜。
149.4、依次沉积氧化硅/多晶硅/氧化硅形成“三明治”结构的离子注入掩膜，干法刻蚀，进行n+导流层的离子注入，注入完之后去掉掩膜。
150.实施例11
151.本发明实施例还提供一种用于制作实施例7的宽禁带半导体沟槽mosfet器件结构的制作方法，如图23所示，与实施例9的区别是：
152.n+导流层的制作工艺(以截面a为例)：
153.1、制作栅极沟槽，该栅极沟槽的侧壁是倾斜的，截面呈梯形结构。
154.2、依次沉积氧化硅/多晶硅/氧化硅形成“三明治”结构的离子注入掩膜：多晶硅具有很好的填孔能力，可以将沟槽填平便于后续氧化硅2的沉积以及光刻工艺；氧化硅与多晶硅之间的刻蚀选择比可以做得很高，这样可以很容易停在下层介质上，刻蚀多晶硅的时候可以停在氧化硅1上，避免对碳化硅的过刻蚀。
155.2、刻蚀形成离子注入的掩膜；离子注入形成p+掩蔽层，离子注入完之后去掉离子注入掩膜。
156.3、依次沉积氧化硅/多晶硅/氧化硅形成“三明治”结构的离子注入掩膜，干法刻蚀，进行n+导流层的离子注入，注入完之后去掉掩膜，此时如图21所示，注入的n+导流层右侧高于左侧，在可选的实施例中，也可以设置为左侧高于右侧。
157.本说明书的描述中，参考术语“具体示例”或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明实施例的至少一个实施例或示例中。在本说明书中，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。
158.最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和
范围。

技术特征：
1.一种宽禁带半导体沟槽mosfet器件结构，其特征在于，包括：基底、p阱区、源极n+区、p+掩蔽层、n+导流层及栅极；所述p阱区和所述源极n+区依次设于所述基底上；所述p+掩蔽层设于所述基底的上部，且被所述基底包裹；所述n+导流层沿第一方向设于所述p+掩蔽层中；所述栅极沿所述第一方向嵌设于所述基底的上部、所述p阱区和所述源极n+区，所述栅极的底部与所述p+掩蔽层和所述n+导流层的上端部接触。2.根据权利要求1所述的宽禁带半导体沟槽mosfet器件结构，其特征在于，所述栅极包括：栅极介质层、栅极硅和栅极沟槽；所述栅极沟槽呈u形状，沿所述第一方向延伸设置；所述栅极介质层设于所述栅极沟槽内壁侧；所述栅极硅填充于所述栅极沟槽的中部，且与所述栅极介质层接触。3.根据权利要求2所述的宽禁带半导体沟槽mosfet器件结构，其特征在于，所述宽禁带半导体沟槽mosfet器件结构还包括层间介质层；所述层间介质层盖设于所述栅极沟槽的敞口处，且其中部与所述栅极介质层和所述栅极硅的上端面接触。4.根据权利要求3所述的宽禁带半导体沟槽mosfet器件结构，其特征在于，所述宽禁带半导体沟槽mosfet器件结构还包括源极和源极接触区；所述源极接触区设于所述源极n+区上，所述源极设于所述源极接触区上，所述层间介质层沿所示第一方向嵌设于所述源极和所述源极接触区中。5.根据权利要求2所述的宽禁带半导体沟槽mosfet器件结构，其特征在于，所述n+导流层填充于所述p+掩蔽层中，以使所述p+掩蔽层的横截面呈u形结构；所述p+掩蔽层和所述n+导流层的上表面与所述栅极沟槽的下表面接触设置。6.根据权利要求1所述的宽禁带半导体沟槽mosfet器件结构，其特征在于，所述p+掩蔽层包括多个p+掩蔽区；多个所述p+掩蔽区沿所述第一方向依次间隔布置，所述n+导流层穿设于多个所述p+掩蔽区。7.根据权利要求1所述的宽禁带半导体沟槽mosfet器件结构，其特征在于，所述基底包括n+衬底层和n-外延层；所述n-外延层设于所述n+衬底层上；所述p+掩蔽层和所述n+导流层设于所述n-外延层的上部区域；所述p阱区设于所述n-外延层的上表面。8.根据权利要求7所述的宽禁带半导体沟槽mosfet器件结构，其特征在于，所述宽禁带半导体沟槽mosfet器件结构还包括漏极；所述漏极设于所述n+衬底层的下表面。9.一种用于制作如权利要求1至8任一项所述的宽禁带半导体沟槽mosfet器件结构的制作方法，其特征在于，包括：在基底上制作p型氧化物，得到p阱区；在所述p阱区采用离子注入形成源极n+区；
对所述基底、所述p阱区和所述源极n+区实施干法刻蚀，得到栅极沟槽；在所述栅极沟槽上依次沉积氧化硅/多晶硅/氧化硅，形成“三明治”结构的掩膜，并刻蚀形成离子注入的掩膜；对所述栅极沟槽底部的基底进行离子注入，得到p+掩蔽层；在所述p+掩蔽层进行离子注入，得到n+导流层，并在注入完成后去掉所述掩膜；在所述栅极沟槽上依次进行栅极介质生长、栅极硅生长和层间介质沉积，得到栅极和层间介质层，并在所述源极n+区上欧姆接触金属沉积及退火，得到源极接触区；在所述源极接触区的上表面沉积并刻蚀金属制作源极；在所述基底的下表面沉积金属制作漏极。10.根据权利要求9所述的制作方法，其特征在于，所述在基底上制作p型氧化物之前还包括：在n+衬底层上生长n-外延层，得到所述基底。

技术总结
本发明提供一种宽禁带半导体沟槽MOSFET器件结构及其制作方法，上述的宽禁带半导体沟槽MOSFET器件结构包括：基底、P阱区、源极N+区、P+掩蔽层、N+导流层及栅极；P阱区和源极N+区依次设于基底上；P+掩蔽层设于基底的上部，且被基底包裹；N+导流层沿第一方向设于P+掩蔽层中；栅极沿第一方向嵌设于基底的上部、P阱区和源极N+区，栅极的底部与P+掩蔽层和N+导流层的上端部接触。该宽禁带半导体沟槽MOSFET器件结构具有如下优点：通过在栅极下方构造P+掩蔽层，可以有效降低槽角处的电场；在P+掩蔽层中构造N+导流层，可以进一步扩展电流的通路，降低导通电阻，从而能够有效提高器件性能的稳定性和可靠性。性和可靠性。性和可靠性。


技术研发人员：袁俊 郭飞 王宽 徐少东 彭若诗
受保护的技术使用者：湖北九峰山实验室
技术研发日：2023.06.11
技术公布日：2023/9/22