一种用于环路展开型SARADC的比较器复用结构

一种用于环路展开型sar adc的比较器复用结构
技术领域
1.本发明属于模拟集成电路设计技术领域，具体涉及一种用于环路展开型sar adc的比较器复用结构。


背景技术：

2.随着模拟集成电路的发展以及通信和多媒体市场的快速增长，数字信号处理技术也得到迅猛的发展且需求较高。因为数字信号具有抗干扰能力强、易于集成、功耗小、成本低的综合优势，因此越来越多的模拟信号处理逐渐被数字信号技术所取代。但自然世界中的信号通常以模拟形式存在，如温度、声音等等，都是连续的模拟信号，为了使这些模拟信号能够被数字系统处理，需要将时间上连续的模拟信号转换为离散的数字信号。而模数转换器(adc)作为模拟信号和数字信号之间重要的桥梁，是集成电路中不可或缺的部分。在航天航空、国防军事、医疗电子及仪器仪表等领域中，通常需要精度在13bit以上，采样率在几十兆赫兹以上的adc进行数据采集。尤其在远距离雷达，穿墙雷达和地面穿透雷达等应用中，雷达系统要求模数转换器在具备较高采样率和精度，使其可在强烈干扰的背景下检测到具有较低反射率的目标。因此对高性能adc的需求日益旺盛。
3.传统结构的sar adc结构简单，功耗低，但速度低，传统的逐次逼近过程中，为了缩短sar adc的关键路径，通常采用异步位循环。每个位周期的关键路径由三个延时组成，分别为比较器的判决时间、电容阵列的建立时间和比较器到电容阵列之间的逻辑延迟，比较器应该等到电容阵列完全建立后才开始比较，所以这两个时间不能并行发生，无法满足高速指标。
4.其时间公式表示为：
5.tbit＝tdac+tlatch+tlogic
ꢀꢀꢀꢀꢀꢀꢀꢀ
(1)
6.而图1为传统的环路展开型sar adc的设计，通过n个比较器来进行n位的比较，比较结果直接存在比较器的数字输出中，这些数字输出作用在两条并行的路径中：一条是直接连接到电容阵列产生下一个逐次逼近的模拟信号；一条是用于产生就绪信号来触发下一个比较开始，这个就绪信号产生的时间要足够大于电容阵列的建立时间。这样就避免了逻辑延迟，将关键路径所需的时间减少成比较器的判决时间和就绪信号产生的延迟时间两部分，极大的加快了转换时间，提高了sar adc的速度。
7.其时间公式表示为：
8.tbit＝tdac+tlatch
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
(2)
9.环路展开结构也有相应的缺点，由于在dac电容阵列的上极板挂接了数量可观的比较器，每个比较器的失调电压都是不同的，导致引入的非线性误差无法避免。并且其引入的寄生电容相对较大，尤其是在先进工艺下，dac电容阵列的电容值本身较小的情况下，多个比较器累积的寄生电容的影响将变得不可忽视，造成adc系统的增益偏差。
10.cn108242929a，一种用于sar型adc的多精度抗辐照逻辑控制装置，包括写入外部配置并生成内部配置的控制信号的输入寄存器；采样计数器生成阶段控制信号和格式控制
信号；内部时钟发生器产生在转换阶段有效的内部时钟信号；电容控制开关产生电容阵列的采样/保持控制开关信号；中间结果寄存器用于存储ad转换结果；寄存转换模块并行存储ad转换结果，并完成最终的串行输出；其中控制逻辑模块用于实现对上述各个部件进行逻辑控制，使采样阶段与内部转换阶段进行分时处理。该装置能够适用于多种应用环境下的adc电路，具有面积小，功耗低，扩展性强的优点。
11.上述专利中，是通过写入外部配置而生成的内部配置控制信号的输入寄存器，并且是比较器复位而不是复用，是采用的传统的sar结构。会有一个控制逻辑的过程，结构复杂一些，这样无法满足一些高速指标。
12.而本专利主要是内部产生比较器的控制信号，不需要外部输入，并且采用的是环路展开结构，与普通的sar结构相比速度更快，减少了控制逻辑的时间。正因为采用了环路展开，需要多个比较器进行工作，导致产生多个不同的比较器失调电压，影响线性度，所以让比较器进行复用，减少比较器的数量和所占的电路面积，进一步减少失调所带来的影响。


技术实现要素：

13.本发明旨在解决以上现有技术的问题。提出了一种用于环路展开型sar adc的比较器复用结构。本发明的技术方案如下：
14.一种用于环路展开型sar adc的比较器复用结构，其包括：采样电路模块，电容阵列模块，比较器阵列模块、就绪时钟信号模块以及寄存器模块，其中所述采样电路模块与电容阵列模块相连，输入模拟信号vin通过下极板采样采集到电容阵列模块上并保持，所述电容阵列模块与比较器阵列模块输入端相连，电容阵列上所采集保持到的输入模拟信号作为比较器阵列输入端的待量化信号；所述就绪时钟信号模块与比较器阵列输出端相连，根据各级比较器输出结果，产生下一级比较器的就绪信号，作用在下一级比较器上，直到复位信号的到来，使所有比较器时钟信号清零，比较器停止工作，量化工作完成；每一级比较器有两个触发工作信号，进行两次量化；所述寄存器模块与就绪时钟信号模块，根据n/2级比较器就绪工作信号，依次将就绪时钟信号输入到寄存器中生成n个的就绪脉冲时钟；所述寄存器模块与比较器阵列输出端相连，根据生成的n个的就绪脉冲时钟，分别对各时刻该位输出结果进行锁存并直接反馈到电容阵列模块；所述寄存器模块输出端与电容阵列模块相连，用于将上一轮的量化结果反馈给电容阵列。
15.进一步的，所述采样电路模块包括电容c1、电容c2、电容c3、开关管m1-m12、nmos管m1的漏极连接自举开关管msw的源极并作为栅压自举开关电路的输入端；nmos管m1的栅极连接nmos管m3的栅极、nmos管m8的源极、pmos管m6和pmos管m7的漏极、nmos管m10的栅极和nmos管m11的栅极以及nmos管m12的栅极；nmos管m1的源极分别连接电容c1,c2,c3的负端，nmos管m2的漏极，nmos管m3的源极和nmos管m4的源极；所述nmos管m2的源极连接地，nmos管m2的栅极连接nmos管m9管的栅极并作为栅压自举开关的时钟反向信号；
16.所述nmos管m3的漏极连接nmos管m4的漏极、pmos管m5的漏极、nmos管m6的栅极、nmos管m7的栅极；所述nmos管m4的栅极连接nmos管m5的栅极并作为栅压自举开关的时钟正向信号；所述nmos管m5的源极连接vdd；所述pmos管m6的源极连接第二电容c2的正端，所述pmos管m6的衬底连接第三电容c3的正端；所述pmos管m7的源极连接第一电容c1的正端，所述pmos管m7的衬底连接第三电容c3的正端；所述nmos管m8的漏极连接nmos管m9的源极，所
述nmos管m8的衬底连接vdd；所述nmos管m9的漏极连接地；
17.所述pmos管m10的漏极与pmos管m11和pmos管m12的漏极均连接vdd。所述pmos管m10的源极连接pmos管m7的源极和第一电容c1的正端、所述pmos管m10的栅极连接pmos管m7的漏极、所述pmos管m10的衬底连接pmos管m7的衬底和pmos管m12的衬底；所述pmos管m11的源极连接pmos管m6的源极和第二电容c2的正端、pmos管m11的衬底连接pmos管m6的衬底和pmos管m12的衬底；所述pmos管m12的源极连接第三电容c3的正端，pmos管m6的衬底和pmos管m7的衬底以及pmos管m12的衬底。
18.进一步的，所述采样电路模块通过将自举电容c分为了c1和c2和c3，形成了两条由第一电容c1和第二电容c2组成的主信号路径和由第三电容c3构成的辅助信号路径；输入信号在通过两条主路径传输到开关管栅端，而用剩下的辅助路径去驱动cnwell，通过这三条路径，可以分别去优化信号的线性度和驱动强度；当rst为高电位时,栅压自举开关输出vout等于输入vin；当rst为低电位时,栅压自举开关输出vout保持之前的电压不变。
19.进一步的，所述电容c1:c2:c3的比例为4：4：1。
20.进一步的，所述比较器阵列模块包括前置运算放大器、latch动态锁存器，前置放大器接在输入信号与latch动态锁存器输入之间，就绪时钟信号clk连接latch动态锁存器。
21.进一步的，所述就绪时钟信号模块，包括异或门，反相器，与门组合；前一级比较器输出结果通过异或门连接，再经过一系列延时信号得到有效信号valid，有效信号valid与复位开关reset通过与门逻辑得到触发下一级比较器工作的时钟信号。
22.进一步的，所述寄存器模块，包括寄存器1模块和寄存器2模块。比较器阵列模块的工作时钟连接到寄存器1模块中。所有比较器工作信号，依次输入到寄存器1中生成n个的就绪脉冲时钟。再根据寄存器1模块生成的n个的就绪脉冲时钟，比较器阵列模块的输出结果连接到寄存器2模块，寄存器2模块对比较器阵列模块的输出结果进行锁存并直接反馈到电容阵列模块。
23.本发明的优点及有益效果如下：
24.本发明提供了一种用于环路展开型sar adc的比较器复用结构，传统环路展开sar adc的电路结构图1，由于在dac电容阵列的上极板挂接了数量可观的比较器，每个比较器的失调电压都是不同的，导致引入的非线性误差无法避免。并且其引入的寄生电容相对较大，dac电容阵列的电容值本身较小的情况下，多个比较器累积的寄生电容的影响将变得不可忽视，造成adc系统的增益偏差。
25.本发明提出的新结构，对比传统环路展开sar adc电路，将各级比较器进行复用，同一级进行两次量化，从而减少了一半的比较器数目。输入信号采集到电容阵列上，触发信号作用于第一级比较器，产生的比较结果，一条是通过寄存器2连接到电容阵列产生下一个逐次逼近的模拟信号，一条是用于产生就绪信号来触发下一个比较开始。当每一级完成量化工作后，该级比较器工作时钟复位，直到上一级比较结果产生，从而再次触发量化时钟信号，该级比较器再次对信号进行量化。每一级的就绪信号在每一次采样周期内都有两次量化时刻，从而进行两次比较。即可达到与传统环路展开架构相同的速度，又实现了面积功耗性能的全面提升。
26.1.通过比较器复用结构，减少了多个比较器的数目，使不同比较器的失调电压偏差相对减少，从而减少了因为不同失调电压导致的非线性误差。
27.2.改善了因比较器引入的寄生电容相对较大，dac电容阵列的电容值本身较小的情况下，多个比较器累积的寄生电容的影响造成adc系统的增益偏差。
附图说明
28.图1是传统环路展开sar adc的电路的原理图；
29.图2是本发明提供优选实施例的一种用于环路展开型sar adc的比较器复用结构的原理图；
30.图3是本发明提供优选实施例的一种用于环路展开型sar adc的采样电路的原理图；
31.图4是本发明提供优选实施例的一种用于环路展开型sar adc的比较器复用结构的时序仿真图。
32.图5是本发明提供的结构用于六位环路展开型sar adc的频谱分析图。
具体实施方式
33.下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、详细地描述。所描述的实施例仅仅是本发明的一部分实施例。
34.本发明解决上述技术问题的技术方案是：
35.对比传统环路展开sar adc电路，为了减少因为多个比较器所带来的影响，将比较器进行复用，同一级进行两次量化，从而减少了一半的比较器数目。基于此，本技术实施例中，输入信号采集到电容阵列上，触发信号作用于第一级比较器，产生的比较结果，一条是通过寄存器2连接到电容阵列产生下一个逐次逼近的模拟信号，一条是用于产生就绪信号来触发下一个比较开始。当每一级完成量化工作后，该级比较器工作时钟复位，直到上一级比较结果产生，从而再次触发量化时钟信号，该级比较器再次对信号进行量化。每一级的就绪信号在每一次采样周期内都有两次量化时刻，从而进行两次比较。从而减少了比较器的数量，进而减少了失调电压的不同，导致引入的非线性误差。改善了因多个比较器累积的寄生电容造成adc系统的增益偏差。可用于实现面积功耗性能的折中设计。
36.实施例
37.一种用于环路展开型sar adc的比较器复用结构，有以下几部分包括：采样电路模块，电容阵列模块，比较器阵列模块，包括(第一级比较器，第二级比较器，
···
，第n/2级比较器)，就绪时钟信号模块以及寄存器模块。其中所述采样电路模块与电容阵列模块相连，输入模拟信号vin通过下极板采样采集到电容阵列上并保持，所述电容阵列与比较器阵列模块输入端相连，电容阵列上所采集保持到的输入信号作为比较器阵列输入端的待量化信号。所述的就绪时钟信号模块与比较器阵列输出端相连，根据各级比较器输出结果，产生下一级比较器的就绪信号，作用在下一级比较器上，直到复位信号的到来，使所有比较器时钟信号清零，比较器停止工作，量化工作完成。每一级比较器有两个触发工作信号，进行两次量化。所述寄存器模块与就绪时钟信号模块，根据n/2级比较器就绪工作信号，依次将就绪时钟信号输入到寄存器中生成n个的就绪脉冲时钟。所述寄存器模块与比较器阵列输出端相连，根据生成的n个的就绪脉冲时钟，分别对各时刻该位输出结果进行锁存并直接反馈到电容阵列模块。所述寄存器模块输出端与电容阵列模块相连，用于将上一轮的量化结果
反馈给电容阵列。
38.所述环路展开型sar adc的采样电路模块实现，包括将自举电容c分为了c1和c2和c3。这样就形成了两条由第一电容c1和第二电容c2组成的主信号路径和由第三电容c3构成的辅助信号路径。电容比例c1:c2:c3为4：4：1。输入信号在通过两条主路径传输到开关管栅端，而用剩下的辅助路径去驱动cnwell，通过这三条路径，可以分别去优化信号的线性度和驱动强度。当rst为高电位时,栅压自举开关输出vout等于输入vin；当rst为低电位时,栅压自举开关输出vout保持之前的电压不变。
39.所述环路展开型sar adc的比较器阵列模块实现，包括通过将比较器进行复用，减少了一半比较器的数量，而传统环路展开sar adc结构进行n位转换需要n个比较器。
40.所述环路展开型sar adc的比较器阵列模块实现，比较器包括前置运算放大器、latch动态锁存器，前置放大器接在输入信号与latch动态锁存器输入之间，就绪时钟信号clk连接latch动态锁存器。
41.所述比较器阵列复用结构的实现主要是就绪时钟信号模块的实现，包括异或门，反相器，与门组合。前一级比较器输出结果通过异或门连接，再经过一系列延时信号得到有效信号valid，有效信号valid与复位开关reset通过与门逻辑得到触发下一级比较器工作的时钟信号。
42.所述环路展开型sar adc的寄存器模块实现，包括根据n/2级比较器就绪工作信号，依次将就绪时钟信号输入到寄存器1中生成n个的就绪脉冲时钟。再根据生成的n个的就绪脉冲时钟，分别对各时刻各位输出结果输入到寄存器2中进行锁存并直接反馈到电容阵列模块。
43.为了更好的理解上述技术方案，下面将结合说明书附图以及具体的实施方式，对上述技术方案进行详细说明。
44.图5为本发明的一种用于环路展开型sar adc的比较器复用结构的频谱仿真曲线，其中横坐标为频率mhz，纵坐标为幅度db，仿真结果显示，在输入vin约为50mhz，开关频率为100mhz的情况下，信噪比达到36.1db，无杂散动态范围达到40db。
45.本技术的上述实施例中，一种用于环路展开型sar adc的比较器复用结构，包括：采样电路模块，电容阵列模块，比较器阵列模块，包括(第一级比较器，第二级比较器，
···
，第n/2级比较器)，就绪时钟信号模块以及寄存器模块。对比传统环路展开sar adc电路，将各级比较器进行复用，同一级进行两次量化，从而减少了一半的比较器数目。输入信号采集到电容阵列上，触发信号作用于第一级比较器，产生的比较结果，一条是通过寄存器2连接到电容阵列产生下一个逐次逼近的模拟信号，一条是用于产生就绪信号来触发下一个比较开始。当每一级完成量化工作后，该级比较器工作时钟复位，直到上一级比较结果产生，从而再次触发量化时钟信号，该级比较器再次对信号进行量化。每一级的就绪信号在每一次采样周期内都有两次量化时刻，从而进行两次比较。通过比较器复用结构，减少了多个比较器的数目，使不同比较器的失调电压偏差相对减少，从而减少了因为不同失调电压导致的非线性误差。改善了因比较器引入的寄生电容相对较大，dac电容阵列的电容值本身较小的情况下，多个比较器累积的寄生电容的影响造成adc系统的增益偏差。即可达到与传统环路展开架构相同的速度，又实现了面积功耗性能的全面提升。
46.上述实施例阐明的系统、装置、模块或单元，具体可以由计算机芯片或实体实现，
或者由具有某种功能的产品来实现。
47.还需要说明的是，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、商品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、商品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个
……”
限定的要素，并不排除在包括所述要素的过程、方法、商品或者设备中还存在另外的相同要素。
48.以上这些实施例应理解为仅用于说明本发明而不用于限制本发明的保护范围。在阅读了本发明的记载的内容之后，技术人员可以对本发明作各种改动或修改，这些等效变化和修饰同样落入本发明权利要求所限定的范围。

技术特征：
1.一种用于环路展开型sar adc的比较器复用结构，其特征在于，包括：采样电路模块，电容阵列模块，比较器阵列模块、就绪时钟信号模块以及寄存器模块，其中所述采样电路模块与电容阵列模块相连，输入模拟信号vin通过下极板采样采集到电容阵列模块上并保持，所述电容阵列模块与比较器阵列模块输入端相连，电容阵列上所采集保持到的输入模拟信号作为比较器阵列输入端的待量化信号；所述就绪时钟信号模块与比较器阵列输出端相连，根据各级比较器输出结果，产生下一级比较器的就绪信号，作用在下一级比较器上，直到复位信号的到来，使所有比较器时钟信号清零，比较器停止工作，量化工作完成；每一级比较器有两个触发工作信号，进行两次量化；所述寄存器模块与就绪时钟信号模块，根据n/2级比较器就绪工作信号，依次将就绪时钟信号输入到寄存器中生成n个的就绪脉冲时钟；所述寄存器模块与比较器阵列输出端相连，根据生成的n个的就绪脉冲时钟，分别对各时刻该位输出结果进行锁存并直接反馈到电容阵列模块；所述寄存器模块输出端与电容阵列模块相连，用于将上一轮的量化结果反馈给电容阵列。2.根据权利要求1所述的一种用于环路展开型sar adc的比较器复用结构，其特征在于，所述采样电路模块包括电容c1、电容c2、电容c3、mos管m1-m12、nmos管m1的漏极连接自举开关管msw的源极并作为栅压自举开关电路的输入端；nmos管m1的栅极连接nmos管m3的栅极、nmos管m8的源极、pmos管m6和pmos管m7的漏极、nmos管m10的栅极和nmos管m11的栅极以及nmos管m12的栅极；nmos管m1的源极分别连接电容c1,c2,c3的负端，nmos管m2的漏极，nmos管m3的源极和nmos管m4的源极；所述nmos管m2的源极连接地，nmos管m2的栅极连接nmos管m9管的栅极并作为栅压自举开关的时钟反向信号；所述nmos管m3的漏极连接nmos管m4的漏极、pmos管m5的漏极、nmos管m6的栅极、nmos管m7的栅极；所述nmos管m4的栅极连接nmos管m5的栅极并作为栅压自举开关的时钟正向信号；所述nmos管m5的源极连接vdd；所述pmos管m6的源极连接第二电容c2的正端，所述pmos管m6的衬底连接第三电容c3的正端；所述pmos管m7的源极连接第一电容c1的正端，所述pmos管m7的衬底连接第三电容c3的正端；所述nmos管m8的漏极连接nmos管m9的源极，所述nmos管m8的衬底连接vdd；所述nmos管m9的漏极连接地；所述pmos管m10的漏极与pmos管m11和pmos管m12的漏极均连接vdd。所述pmos管m10的源极连接pmos管m7的源极和第一电容c1的正端、所述pmos管m10的栅极连接pmos管m7的漏极、所述pmos管m10的衬底连接pmos管m7的衬底和pmos管m12的衬底；所述pmos管m11的源极连接pmos管m6的源极和第二电容c2的正端、pmos管m11的衬底连接pmos管m6的衬底和pmos管m12的衬底；所述pmos管m12的源极连接第三电容c3的正端，pmos管m6的衬底和pmos管m7的衬底以及pmos管m12的衬底。3.根据权利要求2所述的一种用于环路展开型sar adc的比较器复用结构，其特征在于，所述采样电路模块通过将自举电容c分为了c1和c2和c3，形成了两条由第一电容c1和第二电容c2组成的主信号路径和由第三电容c3构成的辅助信号路径；输入信号在通过两条主路径传输到开关管栅端，而用剩下的辅助路径去驱动cnwell，通过这三条路径，可以分别去优化信号的线性度和驱动强度；当rst为高电位时,栅压自举开关输出vout等于输入vin；当rst为低电位时,栅压自举开关输出vout保持之前的电压不变。4.根据权利要求2或3所述的一种用于环路展开型sar adc的比较器复用结构，其特征在于，所述电容c1:c2:c3的比例为4：4：1。
5.根据权利要求1所述的一种用于环路展开型sar adc的比较器复用结构，其特征在于，所述比较器阵列模块包括前置运算放大器、latch动态锁存器，前置放大器接在输入信号与latch动态锁存器输入之间，就绪时钟信号clk连接latch动态锁存器。6.根据权利要求5所述的一种用于环路展开型sar adc的比较器复用结构，其特征在于，所述就绪时钟信号模块包括异或门，反相器，与门组合；前一级比较器输出结果通过异或门连接，再经过一系列延时信号得到有效信号valid，有效信号valid与复位开关reset通过与门逻辑得到触发下一级比较器工作的时钟信号。7.根据权利要求1所述的一种用于环路展开型sar adc的比较器复用结构，其特征在于，所述寄存器模块包括寄存器1模块和寄存器2模块；比较器阵列模块的工作时钟连接到寄存器1模块中；所有比较器工作信号，依次输入到寄存器1中生成n个的就绪脉冲时钟；再根据寄存器1模块生成的n个的就绪脉冲时钟，比较器阵列模块的输出结果连接到寄存器2模块，寄存器2模块对比较器阵列模块的输出结果进行锁存并直接反馈到电容阵列模块。

技术总结
本发明请求保护一种用于环路展开型SAR ADC的比较器复用结构，属于模拟集成电路设计技术领域。与传统的SAR架构只使用一个比较器来进行N位转换不同，环路展开架构使用N个比较器进行N位转换。这里提出了一种基于环路展开型的新结构，每一级比较器产生的比较结果触发下一级量化，最后一级比较器量化完成后，比较结果又触发第一级比较器再进行量化，同一级比较器量化两次，直到复位信号到来。每一位比较结果存储在对应的寄存器中并直接反馈到该位DAC电容阵列。通过将比较器进行复用，减少了一半比较器的数量，进一步减少了多个比较器所带来的不同失调电压造成的非线性影响，并缩减了电路面积和功耗，减少电路的非线性度。减少电路的非线性度。减少电路的非线性度。


技术研发人员：赵汝法 戴佳洪 王冠宇 刘挺 李文涛 彭治云 蒲虹锐
受保护的技术使用者：重庆邮电大学
技术研发日：2023.06.16
技术公布日：2023/9/22