信号转换电路及其偏压产生电路的制作方法

1.本揭示内容有关于一种电路，特别是指一种信号转换电路及其偏压产生电路。


背景技术：

2.现有技术的相位内插器受制程变异的影响，具有较差的线性度，导致其在应用上受到许多限制。因此，有必要改善现有技术的相位内插器，以解决现有问题。


技术实现要素：

3.本揭示内容的一态样为信号转换电路。该信号转换电路包含相位内插器电路以及偏压产生电路。该相位内插器电路用以根据数字信号将多个输入时钟信号转换为输出时钟信号。该偏压产生电路电性耦接于该相位内插器电路，用以根据参考信息产生偏压电压，并用以输出该偏压电压至该相位内插器电路，从而使该输出时钟信号具有与该数字信号的多个位元组态(bit configuration)中的一者对应的预设相位，其中该参考信息关联于该相位内插器电路因为制程变异而产生的变化。
4.本揭示内容的另一态样为偏压产生电路。该偏压产生电路用以提供偏压电压至相位内插器电路，使该相位内插器电路根据数字信号所输出的输出时钟信号具有与该数字信号的多个位元组态中的一者对应的预设相位，其中该偏压产生电路包含参考电路以及电流源。该参考电路用以产生关联于该相位内插器电路因为制程变异而产生的变化的参考信息。该电流源用以提供预设电流至该参考电路，使该偏压电压根据该参考信息与该预设电流被产生。
5.综上，藉由根据关联于相位内插器电路因为制程变异而产生的变化的参考信息来产生合适的偏压电压对相位内插器电路进行补偿，本揭示内容的信号转换电路具有提高线性度的优势。
附图说明
6.图1是根据本揭示内容的一些实施例所绘示的信号转换电路的结构示意图。
7.图2是根据本揭示内容的一些实施例所绘示的相位内插器电路的电路示意图。
8.图3a是根据本揭示内容的一些实施例所绘示偏压未经校正的相位内插器电路的实验数据示意图。
9.图3b是根据本揭示内容的一些实施例所绘示接收偏压产生电路所提供的偏压电压的相位内插器电路的实验数据示意图。
具体实施方式
10.下文系举实施例配合所附图式作详细说明，但所描述的具体实施例仅用以解释本案，并不用来限定本案，而结构操作的描述非用以限制其执行的顺序，任何由元件重新组合的结构，所产生具有均等功效的装置，皆为本揭示内容所涵盖的范围。
11.在全篇说明书与申请专利范围所使用的用词(terms)，除有特别注明外，通常具有每个用词使用在此领域中、在此揭示的内容中与特殊内容中的平常意义。
12.关于本文中所使用的「耦接」或「连接」，均可指两个或多个元件相互直接作实体或电性接触，或是相互间接作实体或电性接触，亦可指两个或多个元件相互操作或动作。
13.为了方便说明起见，本案说明书和图式中使用的元件编号中的小写英文索引1～n，只是为了方便指称个别的元件，并非有意将前述元件的数量局限在特定数目。在本案说明书和图式中，若使用某一元件编号时没有指明该元件编号的索引，则代表该元件编号是指称所属元件群组中不特定的任一元件。例如，元件编号tp[1]指称的对象是晶体管对tp[1]，而元件编号tp指称的对象则是晶体管对tp[1]～tp[n]中不特定的任意晶体管对。
[0014]
请参阅图1，图1为根据本揭示内容的一些实施例所绘示的信号转换电路100的结构示意图。信号转换电路100包含相位内插器(phase interpolator)电路10以及偏压产生电路。于一些实施例中，如图1所示，所述偏压产生电路包含参考电路20、电流镜电路30(即，电流源)以及稳压器40。结构上，参考电路20与电流镜电路30耦接于节点n1，而稳压器40又耦接于节点n1、系统高电压avdd与相位内插器电路10之间。于一些实施例中，稳压器40可为低压差稳压器(low-dropout regulator，ldo)。
[0015]
于图1的实施例中，所述偏压产生电路可透过稳压器40提供偏压电压vbias至相位内插器电路10，而相位内插器电路10用以根据数字信号scode将多个输入时钟信号clk0、clk
90
、clk
180
、clk
270
转换为输出时钟信号clkout。以下将参考图2详细说明相位内插器电路10的结构与操作。
[0016]
请参阅图2，图2为根据本揭示内容的一些实施例所绘示的相位内插器电路10的具体电路示意图。于一些实施例中，如图2所示，相位内插器电路10包含并联连接于偏压电压vbias和接地电压gnd之间的多个晶体管对tp[1]～tp[n]，其中n为大于1的正整数。于一些实施例中，多个晶体管对tp[1]～tp[n]分为多个组，且每组晶体管对用以接收多个输入时钟信号clk0、clk
90
、clk
180
、clk
270
中的对应输入时钟信号。
[0017]
详细而言，输入时钟信号clk0代表具有0度相位的时钟信号，输入时钟信号clk
90
代表具有90度相位的时钟信号，输入时钟信号clk
180
代表具有180度相位的时钟信号，而输入时钟信号clk
270
代表具有270度相位的时钟信号。换句话说，输入至相位内插器电路10的多个输入时钟信号clk0、clk
90
、clk
180
、clk
270
的相位彼此不同。
[0018]
于一些实务应用中，相位内插器电路10包含32个晶体管对tp[1]～tp[32]，且分为4组。换言之，多个晶体管对tp[1]～tp[8]为一组，多个晶体管对tp[9]～tp[16]为一组，多个晶体管对tp[17]～tp[24]为一组，而多个晶体管对tp[25]～tp[32]为一组。多个晶体管对tp[1]～tp[8]接收输入时钟信号clk0，多个晶体管对tp[9]～tp[16]接收输入时钟信号clk
90
，多个晶体管对tp[17]～tp[24]接收输入时钟信号clk
180
，而多个晶体管对tp[25]～tp[32]接收输入时钟信号clk
270
。
[0019]
于一些实施例中，多个晶体管对tp[1]～tp[n]的结构彼此相同。以下将以晶体管对tp[1]为例说明晶体管对tp的结构。如图2所示，晶体管对tp[1]包含第一晶体管t1、第二晶体管t2、第一开关st1以及第二开关st2。第一晶体管t1的第一端(例如：源极)接收偏压电压vbias，第二晶体管t2的第一端(例如：源极)接收接地电压gnd，第一晶体管t1的控制端(例如：栅极)与第二晶体管t2的控制端(例如：栅极)接收输入时钟信号clk0(或者，多个输
入时钟信号clk0、clk
90
、clk
180
、clk
270
中的一者)。第一开关st1与第二开关st2串联连接后耦接于第一晶体管t1的第二端(例如：漏极)与第二晶体管t2的第二端(例如：漏极)之间。应当理解，第一晶体管t1可为p型金属氧化物半导体场效应晶体管，且第二晶体管t2可为n型金属氧化物半导体场效应晶体管。
[0020]
于一些实施例中，数字信号scode具有多个位元(bit)，且数字信号scode的位元数量与多个晶体管对tp[1]～tp[n]的数量相同。多个晶体管对tp[1]～tp[n]各自接收数字信号scode的多个位元中的对应位元。举例来说，晶体管对tp[1]接收数字信号scode的第1个位元，而晶体管对tp[2]接收数字信号scode的第2个位元。进一步地说，数字信号scode的每个位元具有逻辑值。据此，晶体管对tp[1]中的第一开关st1与第二开关st2可根据数字信号scode的第1个位元的逻辑值(即，逻辑“0”或逻辑“1”)选择性地导通。于图2的实施例中，晶体管对tp[1]中的第一开关st1与第二开关st2为同时导通或不导通。其余晶体管对tp[2]～tp[n]中开关的操作可依此类推，故不在此赘述。
[0021]
应当理解，数字信号scode可具有多个位元组态，且多个位元组态分别表示数字信号scode的多个位元的不同组合。于一些实务应用中，数字信号scode为32位元，并由8个逻辑“1”以及24个逻辑“0”组成。举例来说，于一时间点，数字信号scode的第1至8个位元为逻辑“1”，且数字信号scode的第9至32个位元为逻辑“0”，此即数字信号scode的其中一个位元组态。数字信号scode的其余位元组态可依此类推，故不在此赘述。
[0022]
于一些实施例中，数字信号scode经操作者控制可具有特定位元组态(即，数字信号scode的多个位元组态中的一者)。相位内插器电路10中的多个晶体管对tp[1]～tp[n]则根据具有特定位元组态的数字信号scode对多个输入时钟信号clk0、clk
90
、clk
180
、clk
270
执行内插操作，以合成出输出时钟信号clkout。理论上，相位内插器电路10根据数字信号scode所产生的输出时钟信号clkout应具有与所述特定位元组态相对应的特定相位(即，操作者预设的相位)。换言之，不同位元组态的数字信号scode理应分别对应至不同相位的输出时钟信号clkout。然而，相位内插器电路10在实务上时常因为制程变异而受到影响，导致输出时钟信号clkout不具有操作者预设的相位。
[0023]
值得注意的是，藉由使用所述偏压产生电路所提供的偏压电压vbias，相位内插器电路10因制程变异产生的误差可获得校正，使得相位内插器电路10所输出的输出时钟信号clkout可具有与数字信号scode的多个位元组态中的一者对应的预设相位。应当理解，所述预设相位可为在0至360度之间的任意相位。以下将详细说明如何产生偏压电压vbias。
[0024]
于一些实施例中，前述偏压产生电路根据参考电路20所产生的参考信息(图中未示)产生合适的偏压电压vbias。于图1的实施例中，参考电路20为相位内插器电路10的复制电路，亦即，参考电路20的电路结构大致上与相位内插器电路10的电路结构相同。举例来说，参考电路20包含并联连接的多个晶体管对(图中未示)。为了反映相位内插器电路10因为制程变异而产生的变化，参考电路20的多个晶体管对亦按照相同于多个晶体管对tp[1]～tp[n]的分组方式分为多个组，以分别接收如图1所示的多个输入时钟信号clk0、clk
90
、clk
180
、clk
270
。
[0025]
此外，参考电路20还接收类似于数字信号scode的参考数字信号scode_ref。于一些实施例中，参考数字信号scode_ref的位元数量相同于数字信号scode的位元数量，但参考数字信号scode_ref经设定而仅具有一个固定的位元组态(即，预设位元组态)。参考数字
信号scode_ref的预设位元组态可为前述数字信号scode的多个位元组态中的一者。应当理解，参考数字信号scode_ref的预设位元组态包含多个位元，而参考电路20的多个晶体管对各自接收参考数字信号scode_ref的多个位元中的对应位元。
[0026]
如图1所示，参考电路20接收多个输入时钟信号clk0、clk
90
、clk
180
、clk
270
与参考数字信号scode_ref，但可以不输出合成时钟信号，因为参考电路20接收前述多个信号仅是为了反映相位内插器电路10因为制程变异而产生的变化。此外，在接收参考数字信号scode_ref且不输出合成时钟信号的情况下，参考电路20的功耗亦可减少。
[0027]
应当理解，参考电路20可能因为制程变异而使内部晶体管的上升时间(rise time)或下降时间(fall time)较长或较短，因而又进一步影响了参考电路20的等效电阻值的大小。于一些实施例中，参考电路20的等效电阻值包含以下成分：(1)制程变异所造成的电阻值误差；以及(2)参考数字信号scode_ref的预设位元组态所设定的理想电阻值(亦即，理想电阻值为不考虑制程变异时，参考电路20中第一开关st1与第二开关st2导通的晶体管对所造成的电阻值)。前述参考信息即为参考电路20因为制程变异而具有的等效电阻值。进一步地说，由于参考电路20与相位内插器电路10是以相同制程制造，参考电路20所提供的参考信息关联于相位内插器电路10因为制程变异而产生的变化。
[0028]
如图1所示，电流镜电路30可根据参考电流iref产生预设电流ipd至参考电路20，以在节点n1产生节点电压vnode。于图1的实施例中，节点电压vnode即为预设电流ipd乘上参考电路20的等效电阻值。接着，稳压器40可接收并稳定节点电压vnode，以产生偏压电压vbias至相位内插器电路10。
[0029]
值得注意的是，由于参考电路20与相位内插器电路10是以相同制程制造，前述偏压产生电路根据参考电路20的等效电阻值与预设电流ipd所产生的偏压电压vbias将具有能够补偿相位内插器电路10的制程变异的电压大小。举例来说，若相位内插器电路10(或/及参考电路20)因为制程变异而使内部晶体管的上升或下降时间较短，则参考电路20的等效电阻值相对较小。由于预设电流ipd的大小固定，前述偏压产生电路将依据较小的节点电压vnode产生较小的偏压电压vbias至相位内插器电路10，以拉长相位内插器电路10内部晶体管的上升或下降时间。又例如，若相位内插器电路10(或/及参考电路20)因为制程变异而使内部晶体管的上升或下降时间较长，则参考电路20的等效电阻值相对较大。由于预设电流ipd的大小固定，前述偏压产生电路将依据较大的节点电压vnode产生较大的偏压电压vbias至相位内插器电路10，以缩短相位内插器电路10内部晶体管的上升或下降时间。藉由校正相位内插器电路10的偏压，相位内插器电路10可产生具有与数字信号scode的多个位元组态中的一者对应的预设相位的输出时钟信号clkout。
[0030]
于前述实施例中，前述偏压产生电路透过稳压器40稳定节点电压vnode来产生偏压电压vbias，但本揭示内容并不以此为限。由前述可知，节点电压vnode和偏压电压vbias呈现正相关，因而于一些实施例中，稳压器40可以省略且前述偏压产生电路直接将节点电压vnode作为偏压电压vbias输出至相位内插器电路10。
[0031]
于前述实施例中，图1中仅示出一个输出时钟信号clkout，但本揭示内容并不以此为限。于其他实施例中，相位内插器电路10可产生彼此相差特定相位(例如：180度相位、90度相位)的两个输出时钟信号。换言之，本揭示内容的相位内插器电路可产生至少一个输出时钟信号。
[0032]
请参阅图3a及图3b，图3a为根据本揭示内容的一些实施例所绘示偏压未经校正的相位内插器电路10的实验数据，而图3b为根据本揭示内容的一些实施例所绘示接收偏压电压vbias的相位内插器电路10的实验数据。于图3a及图3b中，横轴的多个刻度分别表示数字信号scode的多个位元组态，而纵轴的多个刻度分别表示差分非线性度(differential nonlinearity，dnl)的大小。应当理解，差分非线性度愈小，则转换电路的线性度愈高。因此，理想的转换电路，其差分非线性度接近零。
[0033]
如图3a所示，三条曲线ff(fast-fast)、tt(typical-typical)及ss(slow-slow)分别表示三种不同制程变异下的实验数据，而纵轴范围d则表示偏压未经校正的相位内插器电路10的差分非线性度的大小分布。如图3b所示，三条曲线ff’、tt’及ss’分别表示三种不同制程变异下的实验数据，而纵轴范围d’则表示接收偏压电压vbias的相位内插器电路10的差分非线性度的大小分布。由图3a及图3b可知，相较于偏压未经校正的相位内插器电路10，接收偏压电压vbias的相位内插器电路10具有更佳的线性度。举例来说，图3b中的纵轴范围d’相较于图3a中的纵轴范围d减少了大约37％。
[0034]
由上述本揭示内容的实施方式可知，藉由根据关联于相位内插器电路因为制程变异而产生的变化的参考信息来产生合适的偏压电压对相位内插器电路进行补偿，本揭示内容的信号转换电路具有提高线性度的优势。
[0035]
虽然本揭示内容已以实施方式揭露如上，然其并非用以限定本揭示内容，所属技术领域具有通常知识者在不脱离本揭示内容的精神和范围内，当可作各种更动与润饰，因此本揭示内容的保护范围当视后附的申请专利范围所界定者为准。
[0036]
符号说明
[0037]
10:相位内插器电路
[0038]
20:参考电路
[0039]
30:电流镜电路
[0040]
40:稳压器
[0041]
100:信号转换电路
[0042]
avdd:系统高电压
[0043]
clk0、clk
90
、clk
180
、clk
270
:输入时钟信号
[0044]
clkout:输出时钟信号
[0045]
gnd:接地电压
[0046]
ipd:预设电流
[0047]
iref:参考电流
[0048]
n1:节点
[0049]
scode:数字信号
[0050]
scode_ref:参考数字信号
[0051]
st1:第一开关
[0052]
st2:第二开关
[0053]
t1:第一晶体管
[0054]
t2:第二晶体管
[0055]
tp[1]～tp[n]:晶体管对
[0056]
vbias:偏压电压
[0057]
vnode:节点电压
[0058]
ff、ff’、ss、ss’、tt、tt’:曲线
[0059]
d、d’:纵轴范围

技术特征：
1.一种信号转换电路，包含：相位内插器电路，用以根据数字信号将多个输入时钟信号转换为输出时钟信号；以及偏压产生电路，电性耦接于该相位内插器电路，用以根据参考信息产生偏压电压，并用以输出该偏压电压至该相位内插器电路，从而使该输出时钟信号具有与该数字信号的多个位元组态中的一者对应的预设相位，其中该参考信息关联于该相位内插器电路因为制程变异而产生的变化。2.如权利要求1所述的信号转换电路，其中该相位内插器电路包含并联连接的多个晶体管对，且该些晶体管对各自接收该数字信号的多个位元中的对应位元，其中该些晶体管对分为多个组，且每组晶体管对用以接收该些输入时钟信号中的对应输入时钟信号，其中该些输入时钟信号的相位彼此不同。3.如权利要求2所述的信号转换电路，其中每个晶体管对包含第一晶体管、第二晶体管、第一开关以及第二开关：其中该第一晶体管的第一端接收该偏压电压，该第二晶体管的第一端接收接地电压，该第一晶体管的控制端与该第二晶体管的控制端接收该些输入时钟信号中的该对应输入时钟信号；其中该第一开关与该第二开关串联连接后耦接于该第一晶体管的第二端与该第二晶体管的第二端之间，并用以根据该数字信号的该些位元中的该对应位元选择性地导通。4.如权利要求1所述的信号转换电路，其中该偏压产生电路包含参考电路，该参考电路因为制程变异而具有等效电阻值，且该偏压产生电路根据该等效电阻值以及输入至该参考电路的预设电流产生该偏压电压。5.如权利要求4所述的信号转换电路，其中该参考电路为该相位内插器电路的复制电路，并用以接收该些输入时钟信号以及参考数字信号，其中该参考数字信号的位元数量相同于该数字信号的位元数量。6.如权利要求5所述的信号转换电路，其中该参考电路包含并联连接的多个晶体管对，该些晶体管对分为多个组，且每组晶体管对用以接收该些输入时钟信号中的对应输入时钟信号；其中该些晶体管对各自接收该参考数字信号的多个位元中的对应位元。7.如权利要求4所述的信号转换电路，其中该偏压产生电路还包含电流镜电路，且该电流镜电路与该参考电路耦接于节点，并用以根据参考电流产生该预设电流至该参考电路，以在该节点产生节点电压。8.如权利要求7所述的信号转换电路，其中该偏压产生电路还包含稳压器，且该稳压器耦接于该节点与该相位内插器电路之间，并用以接收并稳定该节点电压，以产生该偏压电压至该相位内插器电路。9.一种偏压产生电路，用以提供偏压电压至相位内插器电路，使该相位内插器电路根据数字信号所输出的输出时钟信号具有与该数字信号的多个位元组态中的一者对应的预设相位，其中该偏压产生电路包含：参考电路，用以产生关联于该相位内插器电路因为制程变异而产生的变化的参考信息；以及
电流源，用以提供预设电流至该参考电路，使该偏压电压根据该参考信息与该预设电流被产生。10.如权利要求9所述的偏压产生电路，其中该参考信息为该参考电路因为制程变异而具有的等效电阻值。

技术总结
本公开涉及信号转换电路及其偏压产生电路。本揭示内容提供一种信号转换电路。该信号转换电路包含相位内插器电路以及偏压产生电路。该相位内插器电路用以根据数字信号将多个输入时钟信号转换为输出时钟信号。该偏压产生电路电性耦接于该相位内插器电路，用以根据参考信息产生偏压电压，并用以输出该偏压电压至该相位内插器电路，从而使该输出时钟信号具有与该数字信号的多个位元组态中的一者对应的预设相位，其中该参考信息关联于该相位内插器电路因为制程变异而产生的变化。电路因为制程变异而产生的变化。电路因为制程变异而产生的变化。


技术研发人员：叶建祖 刘熙恩 谢依峻
受保护的技术使用者：瑞昱半导体股份有限公司
技术研发日：2022.03.16
技术公布日：2023/9/22