半导体存储器装置和制造半导体存储器装置的方法与流程

1.本公开的各种实施方式涉及半导体存储器装置和制造半导体存储器装置的方法，更具体地，涉及一种三维半导体存储器装置和制造三维半导体存储器装置的方法。


背景技术：

2.半导体存储器装置包括能够存储数据的存储器单元。三维半导体存储器装置可包括三维存储器单元阵列。
3.为了改进三维存储器单元阵列的集成度，可增加存储器单元的层叠数量。随着存储器单元的层叠数量增加，半导体存储器装置的制造工艺可能变得更复杂，并且制造工艺的稳定性可能劣化。因此，半导体存储器装置的操作可靠性可能劣化。


技术实现要素：

4.根据本公开的实施方式，一种半导体存储器装置可包括：栅极层叠物，其包括层叠并彼此间隔开的多个导电图案；沟道层，其包括穿过栅极层叠物的多个沟道柱以及从多个沟道柱中的每一个延伸以与栅极层叠物交叠的沟道连接部分；存储器层，其包括位于多个沟道柱和栅极层叠物之间的垂直部分以及从垂直部分在栅极层叠物和沟道连接部分之间延伸的水平部分；以及掺杂半导体层，其接触沟道连接部分并与沟道连接部分交叠。
5.根据本公开的实施方式，一种半导体存储器装置可包括：第一栅极层叠物；第二栅极层叠物，其与第一栅极层叠物间隔开；狭缝绝缘层，其在第一栅极层叠物和第二栅极层叠物之间；第一沟道层，其包括穿过第一栅极层叠物的多个第一沟道柱以及从多个第一沟道柱延伸以与第一栅极层叠物交叠的第一沟道连接部分；第二沟道层，其包括穿过第二栅极层叠物的多个第二沟道柱以及从多个第二沟道柱延伸以与第二栅极层叠物交叠的第二沟道连接部分；第一存储器层，其包括多个第一沟道柱和第一栅极层叠物之间的第一垂直部分以及从第一垂直部分在第一栅极层叠物和第一沟道连接部分之间延伸的第一水平部分；第二存储器层，其包括多个第二沟道柱和第二栅极层叠物之间的第二垂直部分以及从第二垂直部分在第二栅极层叠物和第二沟道连接部分之间延伸的第二水平部分；以及掺杂半导体层，其设置在狭缝绝缘层、第一沟道层和第二沟道层上方，该掺杂半导体层延伸以接触第一沟道层的第一沟道连接部分和第二沟道层的第二沟道连接部分。
6.根据本公开的实施方式，一种制造半导体存储器装置的方法可包括以下步骤：形成设置为沿着下结构的上表面彼此间隔开的多个支撑物；形成存储器单元阵列，该存储器单元阵列包括：栅极层叠物，其设置在多个支撑物上方并且包括多个沟道孔；存储器层，其包括沿着栅极层叠物和下结构之间的开口的表面延伸的水平部分并且包括沿着各个沟道孔的侧壁从水平部分延伸的垂直部分；以及沟道层，其包括沿着存储器层的水平部分的表面延伸的沟道连接部分并且包括沿着存储器层的垂直部分的表面从沟道连接部分延伸的沟道柱；去除下结构；去除存储器层的水平部分的一部分以暴露沟道层的沟道连接部分；以及在沟道层的沟道连接部分上方形成掺杂半导体层。
附图说明
7.图1是示出根据本公开的实施方式的半导体存储器装置的框图。
8.图2是示意性地示出根据本公开的实施方式的半导体存储器装置的图。
9.图3是示出根据本公开的实施方式的半导体存储器装置的立体图。
10.图4是示出根据本公开的实施方式的半导体存储器装置的横截面图。
11.图5是沿着图4所示的线i-i’截取的半导体存储器装置的平面图。
12.图6是示出图4所示的半导体存储器装置的第一沟道连接部分和第二沟道连接部分的平面图。
13.图7是图4所示的区域a的放大横截面图。
14.图8、图9和图10是示出根据本公开的各种实施方式的半导体存储器装置的横截面图。
15.图11a和图11b是示出根据本公开的实施方式的形成第一牺牲层和多个支撑物的工艺的平面图和横截面图。
16.图12a、图12b、图12c、图12d和图12e是示出根据本公开的实施方式的形成存储器单元阵列的工艺和形成位线的工艺的横截面图。
17.图13是示出根据本公开的实施方式的形成单元阵列侧接合结构的工艺的横截面图。
18.图14是示出根据本公开的实施方式的接合工艺的横截面图。
19.图15a、图15b、图15c和图15d是示出根据本公开的实施方式的暴露沟道连接部分的工艺的横截面图。
20.图16a、图16b、图16c、图16d和图16e是示出在图15d所示的工艺之后执行的根据实施方式的后续工艺的横截面图。
21.图17a和图17b是示出在图15d所示的工艺之后执行的根据实施方式的后续工艺的横截面图。
22.图18a、图18b和图19是示出根据本公开的实施方式的暴露沟道连接部分的工艺的横截面图。
23.图20是示出在图19所示的工艺之后执行的根据实施方式的后续工艺的横截面图。
24.图21是示出根据本公开的实施方式的存储器系统的配置的框图。
25.图22是示出根据本公开的实施方式的计算系统的配置的框图。
具体实施方式
26.下面公开的具体结构或功能描述被举例说明以描述根据本公开的概念的实施方式。根据本公开的概念的实施方式不应被解释为限于下面描述的实施方式，可不同地修改并替换为其它等效实施方式。
27.以下，可使用诸如第一和第二的术语来描述各种组件，但是这些组件不受这些术语限制。这些术语用于将一个组件与另一组件相区分，组件的顺序或数量不受术语限制。
28.本公开的各种实施方式可提供一种能够改进操作可靠性的半导体存储器装置及其制造方法。
29.图1是示出根据本公开的实施方式的半导体存储器装置的框图。
30.参照图1，半导体存储器装置50可包括外围电路结构40和存储器单元阵列10。
31.外围电路结构40可被配置为执行将数据存储在存储器单元阵列10中的编程操作、输出存储在存储器单元阵列10中的数据的读操作以及用于擦除存储在存储器单元阵列10中的数据的擦除操作。作为实施方式，外围电路结构40可包括输入/输出电路21、控制电路23、电压发生电路31、行解码器33、列解码器35和页缓冲器37。
32.存储器单元阵列10可连接到漏极选择线dsl、字线wl、源极选择线ssl和位线bl。
33.输入/输出电路21可将从半导体存储器装置50的外部装置(例如，存储控制器)接收的命令cmd和地址add发送至控制电路23。输入/输出电路21可与外部装置和列解码器35交换数据data。
34.控制电路23可响应于命令cmd和地址add而输出操作信号op_s、行地址radd、页缓冲器控制信号pb_s和列地址cadd。
35.电压发生电路31可响应于操作信号op_s而生成用于编程操作、读操作和擦除操作的各种操作电压vop。
36.行解码器33可响应于行地址radd而将操作电压vop发送至漏极选择线dsl、字线wl和源极选择线ssl。
37.响应于列地址cadd，列解码器35可将从输入/输出电路21输入的数据data发送至页缓冲器37或者将存储在页缓冲器37中的数据data发送至输入/输出电路21。列解码器35可通过列线cl与输入/输出电路21交换数据data。列解码器35可通过数据线dl与页缓冲器37交换数据data。
38.页缓冲器37可响应于页缓冲器控制信号pb_s而暂时存储通过位线bl接收的数据data。页缓冲器37可在读操作期间感测位线bl的电压或电流。
39.图2是示意性地示出根据本公开的实施方式的半导体存储器装置的图。
40.参照图2，存储器单元阵列10可与外围电路结构40的一部分交叠。存储器单元阵列10可包括多个存储块blk1至blkn(n是等于或大于2的自然数)。存储块blk1至blkn中的每一个可包括三维布置的多个存储器单元。作为实施方式，存储块blk1至blkn中的每一个可包括布置为沿着x轴方向和y轴方向彼此间隔开的多个存储器单元串，并且各个存储器单元串可包括布置在z轴方向上的多个存储器单元。
41.存储器单元阵列10的多个存储器单元串可连接到多条位线bl和掺杂半导体层dpl。多条位线bl可设置在存储器单元阵列10和外围电路结构40之间。掺杂半导体层dpl可与外围电路结构40交叠，并且存储器单元阵列10插置在掺杂半导体层dpl与外围电路结构40之间。掺杂半导体层dpl可包括n型杂质和p型杂质中的至少一种。
42.形成外围电路结构40的工艺可与形成存储器单元阵列10的工艺分开执行。此时，外围电路结构40和存储器单元阵列10可通过接合工艺彼此电连接。外围电路结构40和存储器单元阵列10可通过多个互连件和多个导电接合焊盘彼此电连接。尽管图2中未示出，多个互连件和多个导电接合焊盘可设置在多条位线bl和外围电路结构40之间。
43.存储器单元阵列10的各个存储器单元串可包括至少一个源极选择晶体管、至少一个漏极选择晶体管以及串联连接在源极选择晶体管和漏极选择晶体管之间的多个存储器单元。栅极层叠物的多个导电图案可用作源极选择晶体管、漏极选择晶体管和存储器单元的栅极。
44.图3是示出根据本公开的实施方式的半导体存储器装置的立体图。
45.参照图3，半导体存储器装置可包括通过狭缝si分割的多个栅极层叠物gst。多个栅极层叠物gst可设置在多条位线bl和掺杂半导体层dpl之间。
46.各个栅极层叠物gst可围绕多个单元插塞cpl。各个单元插塞cpl可包括沟道层的沟道柱和存储器层的垂直部分。沟道层的沟道柱和存储器层的垂直部分的结构稍后参照图4描述。
47.各个栅极层叠物gst可包括彼此隔开层叠的多个导电图案dsl、wl和ssl。多个导电图案dsl、wl和ssl可包括至少一条漏极选择线dsl、多条字线wl和至少一条源极选择线ssl。作为实施方式，多个单元插塞cpl可包括第一组单元插塞和第二组单元插塞，第一组单元插塞和第二组单元插塞可由通过漏极分离狭缝dsi彼此分离的两行漏极选择线dsl单独地控制。此时，源极选择线ssl和多条字线wl中的每一条可连续地延伸以与两行漏极选择线dsl交叠，并且可围绕第一组单元插塞和第二组单元插塞。因此，第一组单元插塞和第二组单元插塞可由源极选择线ssl和字线wl中的每一条同时控制。本公开的实施方式不限于此。作为实施方式，多个单元插塞cpl可被分成三组或更多组，所述三组或更多组可由通过漏极分离狭缝dsi彼此分离的三行或更多行漏极选择线单独地控制。作为另一实施方式，多个单元插塞cpl可被分成两组或更多组，所述两组或更多组可由通过源极分离狭缝彼此分离的两行或更多行源极选择线单独地控制。
48.各条漏极选择线dsl可用作漏极选择晶体管的栅极。各条字线wl可用作存储器单元的栅极。各条源极选择线ssl可用作源极选择晶体管的栅极。
49.多条字线wl可设置在漏极选择线dsl和源极选择线ssl之间。漏极选择线dsl可设置在多条字线wl和多条位线bl之间的至少一层中。源极选择线ssl可设置在多条字线wl和掺杂半导体层dpl之间的至少一层中。
50.图4是示出根据本公开的实施方式的半导体存储器装置的横截面图。图5是沿着图4所示的线i-i’截取的半导体存储器装置的平面图。
51.参照图4和图5，半导体存储器装置的存储器单元阵列可包括第一栅极层叠物gst1、第二栅极层叠物gst2、第一存储器层161a、第二存储器层161b、第一沟道层163a和第二沟道层163b。
52.第一栅极层叠物gst1和第二栅极层叠物gst2可通过狭缝si彼此间隔开。狭缝绝缘层173可设置在狭缝si中。
53.第一栅极层叠物gst1和第二栅极层叠物gst2中的每一个可包括在第一方向dr1上彼此隔开层叠的多个导电图案111。多个导电图案111可包括掺杂半导体层、金属层和导电金属氮化物层中的至少一个。掺杂半导体层可包括掺杂硅层。金属层可包括钨、铜、钼等。导电金属氮化物层可包括氮化钛、氮化钽等。
54.第一栅极层叠物gst1和第二栅极层叠物gst2中的每一个可包括在第一方向dr1上与多个导电图案111交替地设置的多个层间绝缘层113。第一栅极层叠物gst1的多个导电图案111可通过狭缝绝缘层173与第二栅极层叠物gst2的多个导电图案111绝缘。
55.第一栅极层叠物gst1和第二栅极层叠物gst2中的每一个可包括面向第一方向dr1的第一表面su11或su21以及面向第二方向dr2的第二表面su12或su22，第二方向dr2与第一方向dr1相反。半导体存储器装置的掺杂半导体层211可与第一栅极层叠物gst1的第一表面
su11和第二栅极层叠物gst2的第一表面su21交叠。第一栅极层叠物gst1的第二表面su12和第二栅极层叠物gst2的第二表面su22可与位线179交叠，并且第一绝缘层170插置在第一栅极层叠物gst1的第二表面su12和第二栅极层叠物gst2的第二表面su22之间。
56.在多个导电图案111当中，与掺杂半导体层211相邻的至少一层的导电图案可用作图3所示的源极选择线ssl。在多个导电图案111当中，与位线179相邻的至少一层的导电图案可用作图3所示的漏极选择线dsl。用作漏极选择线的导电图案可在同一高度通过漏极分离狭缝dsi彼此分离。分离绝缘层175可设置在漏极分离狭缝dsi内。同一高度的漏极选择线可通过分离绝缘层175彼此绝缘。
57.多个支撑物105可设置在掺杂半导体层211和第一栅极层叠物gst1之间以及掺杂半导体层211和第二栅极层叠物gst2之间。多个支撑物105可被设置为沿着第一栅极层叠物gst1的第一表面su11和第二栅极层叠物的第一表面su21彼此间隔开。
58.第一沟道层163a和第二沟道层163b可包括由诸如硅或锗的半导体材料形成的单层或双层。
59.第一沟道层163a可包括多个第一沟道柱cp1以及从多个第一沟道柱cp1延伸的第一沟道连接部分cc1。多个第一沟道柱cp1可在第一方向dr1上延伸以穿过第一栅极层叠物gst1。第一沟道连接部分cc1可沿着与多个第一沟道柱cp1交叉的平面延伸以与第一栅极层叠物gst1的第一表面su11交叠。作为实施方式，第一沟道连接部分cc1可沿着xy平面延伸。
60.第二沟道层163b可包括多个第二沟道柱cp2以及从多个第二沟道柱cp2延伸的第二沟道连接部分cc2。多个第二沟道柱cp2可在第一方向dr1上延伸以穿过第二栅极层叠物gst2。第二沟道连接部分cc2可沿着与多个第二沟道柱cp2交叉的平面延伸以与第二栅极层叠物gst2的第一表面su21交叠。作为实施方式，第二沟道连接部分cc2可沿着xy平面延伸。
61.第一沟道柱cp1和第二沟道柱cp2中的每一个可形成为管形状。在这种情况下，第一芯绝缘结构co1和第一封盖图案169a可设置在第一沟道柱cp1的中心区域中，第二芯绝缘结构co2和第二封盖图案169b可设置在第二沟道柱cp2的中心区域中。
62.第一芯绝缘结构co1和第二芯绝缘结构co2中的每一个可包括缓冲层165和间隙填充层167。间隙填充层167可由对应的第一沟道层163a或第二沟道层163b围绕。缓冲层165可设置在第一沟道层163a和第二沟道层163b中的每一个与间隙填充层167之间。间隙填充层167和缓冲层165可由不同质量的绝缘材料形成。作为实施方式，缓冲层165可由密度大于间隙填充层167的绝缘材料形成。
63.第一封盖图案169a和第二封盖图案169b可由包括n型杂质和p型杂质中的至少一种的掺杂半导体层形成。作为实施方式，第一封盖图案169a和第二封盖图案169b可包括n型杂质作为多数载流子。作为实施方式，第一封盖图案169a和第二封盖图案169b可由n型掺杂硅层形成。第一封盖图案169a的侧壁可由第一沟道层163a的面向位线179的端部围绕，并且可与第一沟道层163a的该端部接触。第二封盖图案169b的侧壁可由第二沟道层163b的面向位线179的端部围绕，并且可与第二沟道层163b的该端部接触。
64.第一存储器层161a可包括多个第一垂直部分vp1以及从多个第一垂直部分vp1延伸的第一水平部分hp1。多个第一垂直部分vp1可分别围绕多个第一沟道柱cp1的侧壁。各个第一垂直部分vp1可设置在对应的第一沟道柱cp1和第一栅极层叠物gst1之间。第一水平部分hp1可在第一栅极层叠物gst1和第一沟道连接部分cc1之间延伸。
65.第二存储器层161b可包括多个第二垂直部分vp2以及从多个第二垂直部分vp2延伸的第二水平部分hp2。多个第二垂直部分vp2可分别围绕多个第二沟道柱cp2的侧壁。各个第二垂直部分vp2可设置在对应的第二沟道柱cp2和第二栅极层叠物gst2之间。第二水平部分hp2可在第二栅极层叠物gst2和第二沟道连接部分cc2之间延伸。
66.第一存储器层161a的第一水平部分hp1、第一沟道层163a的第一沟道连接部分cc1、第二存储器层161b的第二水平部分hp2和第二沟道层163b的第二沟道连接部分cc2可围绕多个支撑物105的侧壁。支撑物105、第一存储器层161a的第一垂直部分vp1、第二存储器层161b的第二垂直部分vp2、第一沟道层163a的第一沟道柱cp1和第二沟道层163b的第二沟道柱cp2中的每一个的横截面可按诸如圆形形状、椭圆形状或多边形形状的各种方式设计。
67.位线179可由各种导电材料形成。位线179可在xy平面中沿着一个方向延伸。作为实施方式，位线179可沿着第三方向dr3(即，x轴)延伸。位线179可通过导电通孔177电连接到对应的第一沟道柱cp1和第二沟道柱cp2。各个导电通孔177可穿过第一绝缘层170。
68.狭缝绝缘层173和分离绝缘层175可延伸以穿过第一绝缘层170。狭缝绝缘层173和分离绝缘层175可形成为在与位线179交叉的方向上延伸的线形状。作为实施方式，狭缝绝缘层173和分离绝缘层175可在第四方向dr4(即，y轴)上以线形状延伸。狭缝绝缘层173和分离绝缘层175可延伸以具有诸如锯齿形形状、直线形状或波浪形状的各种形状。
69.多个支撑物105中的一个或更多个可设置在第一沟道连接部分cc1和第二沟道连接部分cc2之间。多个支撑物105中的一个或更多个可被狭缝绝缘层173穿透。
70.第一栅极层叠物gst1的第一表面su11和第二栅极层叠物gst2的第一表面su21中的每一个可被栅极绝缘层107覆盖。栅极绝缘层107可插置在第一栅极层叠物gst1和第一存储器层161a的第一水平部分hp1之间，并且可插置在第二栅极层叠物gst2和第二存储器层161b的第二水平部分hp2之间。在另一实施方式中，可省略栅极绝缘层107。在这种情况下，第一栅极层叠物gst1的第一表面su11可与第一存储器层161a的第一水平部分hp1接触，第二栅极层叠物gst2的第一表面su21可与第二存储器层161b的第二水平部分hp2接触。
71.掺杂半导体层211可与第一沟道层163a的第一沟道连接部分cc1和第二沟道层163b的第二沟道连接部分cc2交叠并且可延伸以与之接触。为此，掺杂半导体层211可在与多个第一沟道柱cp1和多个第二沟道柱cp2交叉的方向上延伸。作为实施方式，掺杂半导体层211可沿着xy平面延伸。掺杂半导体层211的一部分可设置在狭缝绝缘层173上方。
72.掺杂半导体层211可包括n型杂质和p型杂质中的至少一种。掺杂半导体层211可包括根据掺杂杂质的浓度和类型划分的多个杂质区域。
73.掺杂半导体层211可包括主体区域。掺杂半导体层211的主体区域中的多数载流子可根据半导体存储器装置的擦除操作的方法从n型杂质或p型杂质选择。作为实施方式，半导体存储器装置的擦除操作可通过阱擦除方法来执行，在阱擦除方法中，空穴被供应给第一沟道层163a和第二沟道层163b。此时，掺杂半导体层211的主体区域可包括p型杂质作为多数载流子。作为另一实施方式，半导体存储器装置的擦除操作可使用栅极感应漏极泄漏(gidl)擦除方法来执行，在栅极感应漏极泄漏(gidl)擦除方法中，使用gidl电流供应空穴。此时，掺杂半导体层211的主体区域可包括n型杂质作为多数载流子。
74.掺杂半导体层211可包括拾取区域。拾取区域可包括导电类型与主体区域的多数
载流子的导电类型相同的杂质，并且其浓度高于主体区域的浓度。
75.当掺杂半导体层211的主体区域包括阱区域的p型杂质作为多数载流子时，掺杂半导体层211还可包括源极区域。源极区域可包括与阱区域的杂质相反的n型杂质作为多数载流子。
76.掺杂半导体层211可被第二绝缘层213覆盖。第二绝缘层213可被第一导电触点223和多个第二导电触点225穿透。第一导电触点223和多个第二导电触点225中的每一个可由金属层形成，或者可包括金属层和金属屏障层。金属屏障层可设置在金属层和掺杂半导体层211之间。
77.第一导电触点223可与狭缝绝缘层173交叠。间隔物绝缘层221可形成在第一导电触点223的侧壁上。多个第二导电触点225可与第一栅极层叠物gst1和第二栅极层叠物gst2交叠。
78.第一导电触点223和第二导电触点225的位置可与掺杂半导体层211中的杂质区域的位置有关。根据各种实施方式，稍后参照图7至图10描述导电触点和杂质区域的位置。
79.图6是示出图4所示的半导体存储器装置的第一沟道连接部分和第二沟道连接部分的平面图。
80.参照图6，第一沟道层163a的第一沟道连接部分cc1可围绕第一芯绝缘结构co1的端部，并且可沿着xy平面延伸。第二沟道层163b的第二沟道连接部分cc2可围绕第二芯绝缘结构co2的端部，并且可沿着xy平面延伸。
81.第一沟道连接部分cc1和第二沟道连接部分cc2可设置在狭缝绝缘层173的两侧。第一沟道连接部分cc1和第二沟道连接部分cc2中的每一个可包括多个孔h。多个孔h可被布置为在与图4所示的多个第一沟道柱cp1和多个第二沟道柱cp2交叉的方向上彼此间隔开。作为实施方式，多个孔h可被布置为在xy平面中彼此间隔开。
82.多个支撑物105可设置在多个孔h的内部。第一存储器层161a可在第一沟道连接部分cc1和与第一沟道连接部分cc1对应的支撑物105之间延伸。第二存储器层161b可在第二沟道连接部分cc2和与第二沟道连接部分cc2对应的支撑物105之间延伸。第一存储器层161a和第二存储器层161b中的每一个可沿着对应支撑物105的侧壁延伸。
83.图4所示的掺杂半导体层211可具有与图6所示的第一沟道连接部分cc1和第二沟道连接部分cc2直接接触的接触表面。第一沟道连接部分cc1和第二沟道连接部分cc2可掺杂有从掺杂半导体层211扩散的杂质。
84.图7是图4所示的区域a的放大横截面图。
85.参照图7，掺杂半导体层211可包括与狭缝绝缘层173交叠的凹槽215。第一导电触点223可接触掺杂半导体层211的限定凹槽215的底表面的部分区域，并且可设置在凹槽215的中心区域中。间隔物绝缘层221可设置在第一导电触点223和凹槽215的侧壁之间。间隔物绝缘层221和第一导电触点223可延伸以穿过第二绝缘层213。第二导电触点225可接触狭缝绝缘层173两侧的掺杂半导体层211的表面。
86.掺杂半导体层211可包括主体区域211b、拾取区域211p和源极区域211s。
87.主体区域211b可设置在狭缝绝缘层173的两侧以与第一沟道层163a的第一沟道连接部分cc1和第二沟道层163b的第二沟道连接部分cc2中的每一个交叠。主体区域211b可包括具有第一浓度的第一导电类型的第一杂质p-。第一杂质p-可以是掺杂在主体区域211b中
的多数载流子，并且可为p型。p型主体区域211b可设置为阱区域。
88.主体区域211b可与第一沟道连接部分cc1和第二沟道连接部分cc2中的每一个直接接触，以连接到第一沟道连接部分cc1和第二沟道连接部分cc2中的每一个。第一沟道连接部分cc1和第二沟道连接部分cc2中的每一个可包括掺杂有第一杂质p-的第一掺杂区域dp1。
89.与第一芯绝缘结构co1、第二芯绝缘结构co2、第一存储器层161a、第二存储器层161b、支撑物105和狭缝绝缘层173相比，第一沟道连接部分cc1和第二沟道连接部分cc2可突出到掺杂半导体层211中。
90.拾取区域211p可包括具有第二浓度的第一导电类型的第二杂质p+。第二浓度可高于第一浓度。第二杂质p+可以是掺杂在拾取区域211p中的多数载流子，并且可为p型。p型拾取区域211p可设置为阱拾取区域。
91.拾取区域211p可形成在掺杂半导体层211的与第一栅极层叠物gst1和第二栅极层叠物gst2中的每一个交叠的表面上。第二导电触点225可通过拾取区域211p连接到主体区域211b。
92.源极区域211s可包括第二导电类型的第三杂质n。第三杂质n可以是掺杂在源极区域211s中的多数载流子，并且可为n型。源极区域211s可限定在第一沟道连接部分cc1和第二沟道连接部分cc2之间。源极区域211s可与狭缝绝缘层173交叠。
93.源极区域211s可与第一沟道连接部分cc1和第二沟道连接部分cc2的端部直接接触，以连接到第一沟道连接部分cc1和第二沟道连接部分cc2中的每一个。源极区域211s中的第三杂质n可扩散到第一沟道连接部分cc1和第二沟道连接部分cc2中的每一个的与狭缝绝缘层173相邻的端部。因此，第一沟道连接部分cc1和第二沟道连接部分cc2中的每一个可包括掺杂有第三杂质n的第二掺杂区域dp2。第一导电触点223可通过源极区域211s连接到第一沟道连接部分cc1和第二沟道连接部分cc2。
94.第一存储器层161a和第二存储器层161b中的每一个可包括阻挡绝缘层bi、数据存储层ds和隧道绝缘层ti。阻挡绝缘层bi可包括能够阻挡电荷的移动的绝缘材料。数据存储层ds可包括电荷捕获层、浮栅层、导电纳米点、相变层等。作为实施方式，数据存储层ds可包括包含氮化硅的电荷捕获层。隧道绝缘层ti可包括能够电荷隧穿的绝缘材料。
95.阻挡绝缘层bi、数据存储层ds和隧道绝缘层ti中的至少一个可形成第一存储器层161a的第一水平部分hp1和第二存储器层161b的第二水平部分hp2。通过第一水平部分hp1和第二水平部分hp2，第一栅极层叠物gst1和第二栅极层叠物gst2中的每一个的导电图案111与掺杂半导体层211之间的绝缘特性可改进。
96.与掺杂半导体层211相邻的导电图案111可用作源极选择晶体管的栅极。栅极绝缘层107可形成为比第一存储器层161a和第二存储器层161b的厚度薄，以确保源极选择晶体管的导通特性。作为另一实施方式，可省略栅极绝缘层107。
97.图8、图9和图10是示出根据本公开的各种实施方式的半导体存储器装置的横截面图。以下，关于图8、图9和图10所示的第一栅极层叠物gst1、第二栅极层叠物gst2、第一存储器层161a或161a’的第一水平部分hp1或hp1’和第一垂直部分vp1、第二存储器层161b或161b’的第二水平部分hp2或hp2’和第二垂直部分vp2、第一沟道层163a或163a’的第一沟道柱cp1和第一沟道连接部分cc1或cc1’、第二沟道层163b或163b’的第二沟道柱cp2和第二沟
道连接部分cc2或cc2’、第一芯绝缘结构co1、第二芯绝缘结构co2、栅极绝缘层107、支撑物105、狭缝绝缘层173和第二绝缘层213，省略了与图4、图5、图6和图7的描述重复的描述。
98.参照图8至图10，第一沟道连接部分cc1或cc1’、第二沟道连接部分cc2或cc2’、第一水平部分hp1或hp1’和第二水平部分hp2或hp2’可保留在各种结构中。
99.参照图8，第一沟道层163a的第一沟道连接部分cc1和第二沟道层163b的第二沟道连接部分cc2可远离第一栅极层叠物gst1和第二栅极层叠物gst2突出到掺杂半导体层211’中，从而比第一存储器层161a的第一水平部分hp1、第二存储器层161b的第二水平部分hp2、第一芯绝缘结构co1、第二芯绝缘结构co2、支撑物105和狭缝绝缘层173突出更远。
100.参照图9和图10，第一沟道层163a’的第一沟道连接部分cc1’、第二沟道层163b’的第二沟道连接部分cc2’可远离第一栅极层叠物gst1和第二栅极层叠物gst2突出到掺杂半导体层211或211’中，从而比第一存储器层161a’的第一水平部分hp1’和第二存储器层161b的第二水平部分hp2’、第一芯绝缘结构co1、第二芯绝缘结构co2、支撑物105和狭缝绝缘层173突出更远。
101.参照图8至图10，掺杂半导体层211或211’可包括各种杂质区域。
102.参照图8和图10，掺杂半导体层211’的表面可基本上平坦。掺杂半导体层211’可包括主体区域211b’和多个拾取区域211p’。
103.主体区域211b’可与第一沟道层163a的第一沟道连接部分cc1或cc1’和第二沟道层163b的第二沟道连接部分cc2或cc2’交叠并且还可与狭缝绝缘层173交叠。
104.主体区域211b’可包括具有第一浓度的源极区域的源极杂质n-。源极杂质n-可以是掺杂在主体区域211b’中的多数载流子，并且可为n型。源极杂质n-可扩散到第一沟道连接部分cc1或cc1’和第二沟道连接部分cc2或cc2’中。因此，第一沟道连接部分cc1或cc1’和第二沟道连接部分cc2或cc2’可掺杂有源极杂质n-。
105.各个拾取区域211p’可设置为源极拾取区域，并且可包括具有第二浓度的源极杂质n+。第二浓度可高于第一浓度。源极杂质n+可以是掺杂在拾取区域211p’中的多数载流子，并且可为n型。拾取区域211p’可形成在掺杂半导体层211’的表面上。多个拾取区域211p’的一部分可与狭缝绝缘层173交叠。
106.多个第二导电触点225可与多个拾取区域211p’中的每一个接触。
107.参照图9，掺杂半导体层211可包括参照图7描述的相同主体区域211b、源极区域211s和拾取区域211p。源极区域211s和拾取区域211p可连接到参照图7描述的第一导电触点223和第二导电触点225。
108.图11a和图11b是示出根据本公开的实施方式的形成第一牺牲层和多个支撑物的工艺的平面图和横截面图。图11b是沿着图11a所示的线ii-ii’截取的横截面图。
109.参照图11a和图11b，可在下结构301上方形成多个支撑物305。下结构301可由硅层形成，或者可包括硅层以及硅层上的至少一层的蚀刻保护层。蚀刻保护层可包括相对于硅层具有蚀刻选择性的材料。作为实施方式，蚀刻保护层可包括氮化物层。
110.下结构301可包括面向第一方向dr1(即，-z方向)的底表面和面向第二方向dr2(即，+z方向)的上表面，第二方向dr2与第一方向dr1相反。下结构301的上表面和底表面可沿着第三方向dr3(即，x方向)和第四方向dr4(即，y方向)延伸，第四方向dr4垂直于第三方向dr3。作为实施方式，下结构301的上表面和底表面可沿着xy平面延伸。
111.多个支撑物305可被设置为沿着下结构301的上表面彼此间隔开。多个支撑物305可由诸如氧化硅的绝缘材料形成。
112.随后，可利用第一牺牲层sc1填充多个支撑物305之间的空间。第一牺牲层sc1可沿着xy平面延伸，以围绕多个支撑物305。第一牺牲层sc1可包括相对于多个支撑物305具有蚀刻选择性的材料。作为实施方式，第一牺牲层sc1可包括金属层和金属氮化物层中的至少一个。金属层可包括钨，金属氮化物层可包括氮化钛。
113.图12a、图12b、图12c、图12d和图12e是示出根据本公开的实施方式的形成存储器单元阵列的工艺和形成位线的工艺的横截面图。
114.参照图12a，可在通过参照图11a和图11b描述的工艺提供的多个支撑物305和第一牺牲层sc1上方形成栅极绝缘层307。栅极绝缘层307可包括诸如氧化硅的绝缘材料。
115.随后，可在栅极绝缘层307上交替地层叠多个下第一材料层311a和多个下第二材料层313a。多个下第一材料层311a可由不同于多个下第二材料层313a的材料的材料形成。作为实施方式，多个下第一材料层311a可包括导电层，该导电层包括掺杂半导体层、金属层和导电金属氮化物层中的至少一个，多个下第二材料层313a可包括诸如氧化硅的绝缘层。作为另一实施方式，多个下第一材料层311a可包括相对于多个下第二材料层313a具有蚀刻选择性的牺牲材料。作为实施方式，多个下第一材料层311a的牺牲材料可包括氮化硅，多个下第二材料层313a可包括氧化硅。
116.尽管图中未示出，可省略形成栅极绝缘层307的工艺。在这种情况下，可在多个支撑物305和第一牺牲层sc1上直接形成多个下第一材料层311a和多个下第二材料层313a的层叠结构。
117.此后，可通过蚀刻多个下第一材料层311a、多个下第二材料层313a和栅极绝缘层307来形成多个下沟道孔315a。多个下沟道孔315a可穿过与第一牺牲层sc1交叠的多个下第一材料层311a、多个下第二材料层313a和栅极绝缘层307。因此，第一牺牲层sc1可通过多个下沟道孔315a暴露。
118.随后，可形成第二牺牲层sc2以填充多个下沟道孔315a。第二牺牲层sc2可包括在多个下第一材料层311a、多个下第二材料层313a和栅极绝缘层307中具有蚀刻选择性的材料。作为实施方式，第二牺牲层sc2可包括金属层和金属氮化物层中的至少一个。金属层可包括钨，金属氮化物层可包括氮化钛。
119.参照图12b，可在多个下第一材料层311a和多个下第二材料层313a上交替地层叠多个上第一材料层311b和多个上第二材料层313b。多个上第一材料层311b可由与多个下第一材料层311a相同的材料形成。多个上第二材料层313b可由与多个下第二材料层313a相同的材料形成。
120.随后，可通过蚀刻多个上第一材料层311b和多个上第二材料层313b来形成多个上沟道孔315b。多个上沟道孔315b可连接到多个下沟道孔315a，并且可暴露图12a所示的第二牺牲层sc2。此后，可通过多个上沟道孔315b去除图12a所示的第一牺牲层sc1和第二牺牲层sc2。因此，多个沟道孔315可敞开。各个沟道孔315可通过将上沟道孔315b连接到对应的下沟道孔315a来限定。随着图12a所示的第一牺牲层sc1被去除，可在多个下第一材料层311a和多个下第二材料层313a的层叠物与下结构301之间形成开口op。多个沟道孔315可通过开口op彼此连接。
121.形成多个沟道孔315的工艺不限于参照图12a和图12b的描述。在另一实施方式中，可省略形成多个下沟道孔315a和第二牺牲层sc2的工艺。在这种情况下，可通过一次蚀刻多个上第一材料层311b、多个上第二材料层313b、多个下第一材料层311a和多个下第二材料层313a来形成多个沟道孔，并且图12a所示的第一牺牲层sc1可暴露。
122.参照图12c，可沿着多个沟道孔315和开口op的表面形成存储器层361。如参照图7描述的，存储器层361可包括阻挡绝缘层、数据存储层和隧道绝缘层。存储器层361可延伸以围绕支撑物305的侧壁。
123.随后，可在存储器层361的表面上形成沟道层363。沟道层363可由诸如硅或锗的半导体材料形成。沟道层363可延伸以围绕支撑物305的侧壁，并且存储器层361插置在其间。
124.此后，可在多个沟道孔315和开口op中形成芯绝缘结构360。芯绝缘结构360可包括至少一个绝缘层。作为实施方式，芯绝缘结构360可包括缓冲层365和间隙填充层367。缓冲层365可形成在沟道层363上。间隙填充层367可填充沟道孔315的中心区域和开口op的中心区域。尽管图中未明确地示出该步骤，可在利用间隙填充层367填充开口op的中心区域之前利用缓冲层365填充沟道孔315的下部。换言之，在形成缓冲层365之后，可在由缓冲层365围绕的开口op的中心区域中形成中空，并且可利用间隙填充层367填充中空。
125.随后，可在沟道孔315中形成封盖图案369。封盖图案369可设置在芯绝缘结构360上方。封盖图案369可包括掺杂半导体层，该掺杂半导体层包括n型杂质和p型杂质中的至少一种。作为实施方式，封盖图案369可包括n型掺杂硅层。
126.此后，可在多个上第一材料层311b和多个上第二材料层313b的层叠物上方形成第一绝缘层370。存储器层361、沟道层363、芯绝缘结构360和封盖图案369可被第一绝缘层370覆盖。
127.随后，可形成狭缝371以穿过第一绝缘层370、多个下第一材料层311a、多个下第二材料层313a、多个上第一材料层311b和多个上第二材料层313b。在平面图中，狭缝371可类似于图5的狭缝si以线形状延伸。狭缝371可通过穿过栅极绝缘层307和支撑物105来延伸到下结构301中。
128.作为实施方式，多个下第一材料层311a和多个上第一材料层311b可形成为导电层，并且多个下第二材料层313a和多个上第二材料层313b可形成为绝缘层。在这种情况下，栅极层叠物可由通过狭缝371分割的多个下第一材料层311a、多个上第一材料层311b、多个下第二材料层313a和多个上第二材料层313b限定。
129.作为另一实施方式，多个下第一材料层311a和多个上第一材料层311b可由氮化硅形成，多个下第二材料层313a和多个上第二材料层313b可由氧化硅形成。在这种情况下，为了形成栅极层叠物，可如图12d所示执行利用多个导电图案321a和321b替换多个下第一材料层311a和多个上第一材料层311b的工艺。
130.参照图12d，可通过狭缝371利用多个导电图案321a和321b替换图12c所示的多个下第一材料层311a和多个上第一材料层311b。多个导电图案321a和321b可包括多个第一导电图案321a和多个第二导电图案321b。多个第一导电图案321a可与多个下第二材料层313a交替地设置，多个第二导电图案321b可与多个上第二材料层313b交替地设置。多个下第二材料层313a和多个上第二材料层313b可用作参照图4描述的多个层间绝缘层113。
131.如上所述，可通过各种方法形成栅极层叠物310。
132.可通过参照图12a至图12d描述的工艺来提供存储器单元阵列300。存储器单元阵列300可包括栅极层叠物310、存储器层361、沟道层363、芯绝缘结构360和封盖图案369。栅极层叠物310可设置在多个支撑物305上方，并且可包括多个沟道孔315。多个沟道孔315可通过栅极层叠物310和下结构301之间限定的开口op来彼此连接。
133.存储器层361可包括多个垂直部分361vp和水平部分361hp。水平部分361hp可沿着开口op的表面延伸。水平部分361hp可包括第一部分p1、第二部分p2和第三部分p3。第一部分p1可与栅极层叠物310相邻。第二部分p2可与第一部分p1间隔开并且可与下结构301相邻。第三部分p3可连接第一部分p1和第二部分p2并且可围绕各个支撑物305的侧壁。多个垂直部分361vp可从水平部分361hp沿着多个沟道孔315的侧壁延伸。
134.沟道层363可包括多个沟道柱363cp和沟道连接部分363cc。沟道连接部分363cc可沿着水平部分361hp的表面延伸。沟道连接部分363cc可包括第一连接部分ccp1、第二连接部分ccp2和第三连接部分ccp3。第一连接部分ccp1可与栅极层叠物310相邻。第二连接部分ccp2可与第一连接部分ccp1间隔开并且可与下结构301相邻。第三连接部分ccp3可连接第一连接部分ccp1和第二连接部分ccp2并且可围绕各个支撑物305的侧壁。多个沟道柱363cp可从沟道连接部分363cc沿着多个垂直部分361vp的表面延伸。
135.参照图12e，可在狭缝371的内部形成狭缝绝缘层373。此后，可形成穿过第一绝缘层370的分离绝缘层375。分离绝缘层375可延伸到栅极层叠物310中。与第一绝缘层370相邻的至少一层的第二导电图案321b可被分离绝缘层375分离为图3所示的漏极选择线。
136.随后，可形成穿过第一绝缘层370的多个导电通孔377。各个导电通孔377可连接到对应的封盖图案369。
137.此后，可在第一绝缘层370上方形成位线379。位线379可通过导电通孔377连接到对应的封盖图案369。
138.图13是示出根据本公开的实施方式的形成单元阵列侧接合结构的工艺的横截面图。
139.参照图13，单元阵列侧接合结构可包括第一接合绝缘层421和第一导电接合焊盘423。第一接合绝缘层421可形成在通过参照图12e描述的工艺提供的位线379上方。第一接合绝缘层421可包括氧化硅、氮氧化硅、碳氮化硅等。此后，可形成穿过第一接合绝缘层421的第一导电接合焊盘423。第一导电接合焊盘423可包括诸如铜或铜合金的金属。
140.图14是示出根据本公开的实施方式的接合工艺的横截面图。
141.参照图14，可通过单独的工艺提供外围电路结构490。外围电路结构490可包括多个晶体管tr、多个互连件443和第二导电接合焊盘453。
142.各个晶体管tr可设置在半导体基板431的有源区域中。半导体基板431可以是硅基板、硅锗基板、锗基板、单晶硅基板或包括单晶外延层的基板。半导体基板431的有源区域可被元件分离层433分割。
143.各个晶体管tr可包括栅极绝缘层437、栅电极439和结435。栅极绝缘层437和栅电极439可层叠在半导体基板431的有源区域上。结435可形成在栅电极439两侧的半导体基板431的有源区域中，并且可被限定为注入有n型杂质和p型杂质中的至少一种的区域。结435可被设置为对应晶体管tr的源极区域和漏极区域。
144.多个晶体管tr可连接到多个互连件443。各个互连件443可包括两个或更多个子导
电图案。
145.半导体基板431和多个晶体管tr可被下绝缘结构441覆盖。多个互连件443可被掩埋在下绝缘结构441中。下绝缘结构441可包括两个或更多个绝缘层。
146.第二接合绝缘层451可设置在下绝缘结构441上方。第二导电接合焊盘453可穿过第二接合绝缘层451以连接到对应的互连件443。第二接合绝缘层451可包括氧化硅、氮氧化硅、碳氮化硅等。第二导电接合焊盘453可包括诸如铜或铜合金的金属。
147.通过上面参照图13描述的工艺提供的第一导电接合焊盘423可对准以面向第二导电接合焊盘453。此后，第一导电接合焊盘423可接合到第二导电接合焊盘453，并且第一接合绝缘层421可接合到第二接合绝缘层451。
148.图15a、图15b、图15c和图15d是示出根据本公开的实施方式的暴露沟道连接部分的工艺的横截面图。
149.参照图15a，存储器单元阵列可通过参照图14描述的接合工艺电连接到外围电路结构490。作为实施方式，存储器单元阵列的沟道层363可通过第二导电接合焊盘453电连接到外围电路结构490的晶体管tr。
150.在接合工艺之后，可去除图14所示的下结构301。因此，图14所示的存储器层361的水平部分361hp可暴露。可通过研磨和化学机械抛光(cmp)去除下结构301。
151.随后，可去除图14所示的水平部分361hp的第二部分p2以暴露沟道连接部分363cc的第二连接部分ccp2。可通过cmp、湿法蚀刻等去除水平部分361hp的第二部分p2。
152.在去除图14所示的下结构301和水平部分361hp的第二部分p2时，狭缝绝缘层373的一部分和支撑物305的一部分可被去除。
153.参照图15b，可去除图15a所示的沟道连接部分363cc的第二连接部分ccp2。因此，芯绝缘结构360可暴露。可通过cmp去除第二连接部分ccp2。
154.参照图15c，可去除芯绝缘结构360的一部分，以使得沟道连接部分363cc的第一连接部分ccp1可暴露。存储器层361可包括相对于芯绝缘结构360具有蚀刻选择性的材料。因此，存储器层361的水平部分361hp可保留。在去除芯绝缘结构360的一部分时，狭缝绝缘层373的一部分和支撑物305的一部分可被去除。
155.参照图15d，可去除第三部分p3的一部分，以使得第三连接部分ccp3的外壁可暴露。此时，狭缝绝缘层373的一部分和支撑物305的一部分可被去除。
156.通过参照图15a至图15d描述的工艺，沟道连接部分363cc的第一连接部分ccp1可暴露。第三连接部分ccp3的内侧壁和外侧壁也可暴露。如上所述，在执行用于暴露沟道连接部分363cc的工艺时，水平部分361hp的第一部分p1可由沟道连接部分363cc的第一连接部分ccp1保护并且可保留。因此，在执行暴露沟道连接部分363cc的工艺时，可避免存储器层361的垂直部分361vp损失的现象。当存储器层361的垂直部分361vp损失时，栅极层叠物310的与沟道连接部分363cc相邻的第一导电图案321a可暴露。在这种情况下，通过垂直部分361vp损失的区域可能发生电流泄漏。由于本公开的实施方式可改进以避免垂直部分361vp的损失，从而减少电流泄漏，所以半导体存储器装置的操作可靠性可改进。
157.图16a、图16b、图16c、图16d和图16e是示出在图15d所示的工艺之后执行的根据实施方式的后续工艺的横截面图。
158.参照图16a，可通过参照图15d描述的工艺在暴露的沟道连接部分363cc上方形成
掺杂半导体层511。掺杂半导体层511可包括与沟道连接部分363cc的第一连接部分ccp1和第三连接部分ccp3接触的表面。掺杂半导体层511可延伸以与栅极层叠物310和狭缝绝缘层373交叠。
159.掺杂半导体层511可包括n型杂质和p型杂质中的至少一种。掺杂半导体层511可包括第一导电类型的第一杂质作为多数载流子。作为实施方式，第一杂质可以是用于提供阱区域的p型杂质。例如，掺杂半导体层511可由p型掺杂硅层形成。掺杂半导体层511可包括具有第一浓度的第一杂质。
160.参照图16b，可在掺杂半导体层511上方形成第二绝缘层513。随后，可蚀刻掺杂半导体层511和第二绝缘层513的一部分。因此，可在掺杂半导体层511中形成凹槽515。凹槽515可穿过第二绝缘层513，并且凹槽515的底表面可由剩余掺杂半导体层511限定。凹槽515可与狭缝绝缘层373交叠。
161.参照图16c，可经由图16b所示的凹槽515将第二导电类型的杂质611注入到掺杂半导体层511中。可提供第二导电类型杂质611以在掺杂半导体层511中形成源极区域511s。第二导电类型杂质611可具有与第一导电类型不同的n型。第二导电类型的杂质611可扩散到沟道连接部分363cc的与源极区域511s相邻的部分中。
162.参照图16d，可在凹槽515的侧壁上形成间隔物绝缘层521。可从凹槽515的底表面去除间隔物绝缘层521以使源极区域511s敞开。
163.随后，可形成穿过第二绝缘层513的接触孔517。此后，可在掺杂半导体层511的通过接触孔517暴露的表面上形成拾取区域511p。可通过经由接触孔517将第一导电类型的第二杂质613注入到掺杂半导体层511的表面中来形成拾取区域511p。第二杂质613可被掺杂到拾取区域511p中，拾取区域511p具有高于用于阱区域的第一杂质的第一浓度的第二浓度。第二杂质613可以是用于提供阱拾取的p型杂质。
164.掺杂半导体层511的除了拾取区域511p和源极区域511s之外的剩余区域可被定义为主体区域511b。包括p型杂质的主体区域511b可用作阱区域。
165.参照图16e，可利用导电材料填充图16d所示的凹槽515和接触孔517。因此，可形成与源极区域511s接触的第一导电触点523和与拾取区域511p接触的第二导电触点525。
166.参照图4和图7描述的半导体存储器装置可通过图11a、图11b、图12a至图12e、图13、图14、图15a至图15d和图16a至图16e所示的工艺形成。
167.图17a和图17b是示出在图15d所示的工艺之后执行的根据实施方式的后续工艺的横截面图。以下，省略了与图16a至图16d的配置相同的配置的重复描述。
168.参照图17a，可通过参照图15d描述的工艺在暴露的沟道连接部分363cc上方形成掺杂半导体层511’。掺杂半导体层511’可与沟道连接部分363cc的第一连接部分ccp1和第三连接部分ccp3接触。
169.掺杂半导体层511’可包括用于源极区域的n型杂质作为多数载流子。作为实施方式，掺杂半导体层511’可由n型掺杂硅层形成。掺杂半导体层511’可包括具有第一浓度的n型杂质。
170.随后，可在掺杂半导体层511’上方形成第二绝缘层513。此后，可形成穿过第二绝缘层513的多个接触孔517’。多个接触孔517’可包括与栅极层叠物310交叠的接触孔和与狭缝绝缘层373交叠的接触孔。
171.此后，可将n型杂质621注入到掺杂半导体层511’的通过多个接触孔517’暴露的表面中，其具有高于第一浓度的第二浓度。因此，可形成用于源极拾取的拾取区域511p’。
172.参照图17b，可利用导电材料填充图17a所示的多个接触孔517’。因此，可形成与拾取区域511p’接触的多个导电触点525’。
173.参照图8描述的半导体存储器装置可通过图11a、图11b、图12a至图12e、图13、图14、图15a至图15d、图17a和图17b所示的工艺形成。
174.图18a、图18b和图19是示出根据本公开的实施方式的暴露沟道连接部分的工艺的横截面图。
175.图18a示出在执行参照图11a、图11b、图12a至图12e、图13和图14描述的工艺之后执行的工艺。图18b是图18a所示的区域b的放大横截面图。以下，省略了与图11a、图11b、图12a至图12e、图13和图14所示的配置相同的配置的重复描述。
176.参照图18a和图18b，在参照图14描述的接合工艺之后，可去除图14所示的下结构301。因此，图14所示的存储器层361的水平部分361hp可暴露。
177.随后，可去除水平部分361hp的一部分和沟道连接部分363cc的一部分以暴露芯绝缘结构360。可通过cmp去除水平部分361hp的一部分和沟道连接部分363cc的一部分。此时，剩余的沟道连接部分363cc的高度和水平部分361hp的高度可基于水平部分361hp和沟道连接部分363cc被去除的量而改变。作为实施方式，图14所示的沟道连接部分363cc的第二连接部分ccp2和水平部分361hp的第二部分p2可被去除，并且第三连接部分ccp3的一部分和第三部分p3的一部分也可被去除。此时，芯绝缘结构360的一部分可被去除以暴露缓冲层365的与第一连接部分ccp1相邻的一部分，并且支撑物305的一部分和狭缝绝缘层373的一部分可被去除。
178.在上述cmp工艺期间，沟道连接部分363cc的第一连接部分ccp1和水平部分361hp的第一部分p1可由芯绝缘结构360的缓冲层365保护。沟道柱363cp和垂直部分361vp可维持而不会损失。
179.如参照图7描述的，存储器层361可包括隧道绝缘层l1、数据存储层l2和阻挡绝缘层l3。隧道绝缘层l1、数据存储层l2和阻挡绝缘层l3中的至少一个可具有与缓冲层365的蚀刻选择性不同的蚀刻选择性。作为实施方式，数据存储层l2可包括氮化硅，缓冲层365可包括氧化物。
180.参照图19，可蚀刻缓冲层365的一部分以暴露沟道连接部分363cc的第一连接部分ccp1。此时，间隙填充层367的一部分、支撑物305的一部分和狭缝绝缘层373的一部分可被去除。
181.在上述蚀刻工艺期间，水平部分361hp的第一部分p1可由沟道连接部分363cc的第一连接部分ccp1保护，并且垂直部分361vp可维持而没有损失。由于隧道绝缘层l1、数据存储层l2和阻挡绝缘层l3中的至少一个具有不同于缓冲层365的蚀刻选择性的蚀刻选择性，所以水平部分361hp的第三部分p3可保留。尽管图中未示出，配置第三部分p3的隧道绝缘层l1、数据存储层l2和阻挡绝缘层l3的高度可彼此不同。因此，第三部分p3的表面可具有不平整。
182.图20是示出在图19所示的工艺之后执行的根据实施方式的后续工艺的横截面图。
183.参照图20，可在通过图19所示的工艺提供的沟道连接部分363cc上方形成掺杂半
导体层511”。水平部分361hp的第三部分p3可保留在掺杂半导体层511”和第三连接部分ccp3之间。
184.掺杂半导体层511”可包括与沟道连接部分363cc的第一连接部分ccp1和第三连接部分ccp3接触的表面。
185.掺杂半导体层511”可包括n型杂质和p型杂质中的至少一种。作为实施方式，掺杂半导体层511”可包括用于提供阱区域的p型杂质作为多数载流子。此时，可执行参照图16b至图16e描述的后续工艺。因此，可提供参照图9描述的半导体存储器装置。作为另一实施方式，掺杂半导体层511”可包括用于提供源极区域的n型杂质作为多数载流子。此时，可执行参照图17a和图17b描述的后续工艺。因此，可提供参照图10描述的半导体存储器装置。
186.图21是示出根据本公开的实施方式的存储器系统的配置的框图。
187.参照图21，存储器系统1100包括存储器装置1120和存储控制器1110。
188.存储器装置1120可以是具有多个闪存芯片的多芯片封装。存储器装置1120可包括存储器单元阵列，该存储器单元阵列包括具有穿过栅极层叠物的沟道柱的沟道层以及具有位于沟道层和栅极层叠物之间的垂直部分的存储器层。沟道层可包括从沟道柱延伸以与栅极层叠物交叠的沟道连接部分，并且该沟道连接部分可被掺杂半导体层覆盖并且可与掺杂半导体层接触以连接到掺杂半导体层。存储器层可包括位于沟道连接部分和掺杂半导体层之间的水平部分。
189.存储控制器1110可被配置为控制存储器装置1120，并且可包括静态随机存取存储器(sram)1111、中央处理单元(cpu)1112、主机接口1113、纠错块1114和存储器接口1115。sram 1111可用作cpu 1112的操作存储器，cpu 1112可执行用于存储控制器1110的数据交换的总体控制操作，并且主机接口1113可包括连接到存储器系统1100的主机的数据交换协议。纠错块1114可检测包括在从存储器装置1120读取的数据中的错误，并且可纠正所检测到的错误。存储器接口1115可与存储器装置1120执行接口。存储控制器1110还可包括存储用于与主机接口的代码数据的只读存储器(rom)。
190.上述存储器系统1100可以是存储卡或固态驱动器(ssd)，其中存储器装置1120和存储控制器1110被组合。例如，当存储器系统1100是ssd时，存储控制器1110可通过诸如通用串行总线(usb)、多媒体卡(mmc)、高速外围组件互连(pci-e)、串行高级技术附件(sata)、并行高级技术附件(pata)、小型计算机系统接口(scsi)、增强小型磁盘接口(esdi)和集成驱动电子设备(ide)的各种接口协议之一与外部(例如，主机)通信。
191.图22是示出根据本公开的实施方式的计算系统的配置的框图。
192.参照图22，计算系统1200可包括电连接到系统总线1260的cpu 1220、随机存取存储器(ram)1230、用户接口1240、调制解调器1250和存储器系统1210。当计算系统1200是移动装置时，还可包括用于向计算系统1200供应操作电压的电池，并且还可包括应用芯片组、图像处理器、移动dram等。
193.存储器系统1210可包括存储器装置1212和存储控制器1211。存储器装置1212可具有与上面参照图21描述的存储器装置1120相同的配置。存储控制器1211可具有与参照图21描述的存储控制器1110相同的配置。
194.根据本公开的实施方式，可通过存储器层的水平部分来避免存储器层的垂直部分损失的现象。因此，还可避免由于存储器层的垂直部分的损失而引起的电流泄漏，从而改进
半导体存储器装置的操作可靠性。
195.相关申请的交叉引用
196.本技术要求2022年3月22日提交于韩国知识产权局的韩国专利申请号10-2022-0035597的优先权，其完整公开通过引用并入本文。

技术特征：
1.一种半导体存储器装置，该半导体存储器装置包括：栅极层叠物，该栅极层叠物包括层叠并彼此间隔开的多个导电图案；沟道层，该沟道层包括穿过所述栅极层叠物的多个沟道柱以及从所述多个沟道柱中的每一个延伸以与所述栅极层叠物交叠的沟道连接部分；存储器层，该存储器层包括位于所述多个沟道柱和所述栅极层叠物之间的垂直部分以及从所述垂直部分在所述栅极层叠物和所述沟道连接部分之间延伸的水平部分；以及掺杂半导体层，该掺杂半导体层接触所述沟道连接部分并与所述沟道连接部分交叠。2.根据权利要求1所述的半导体存储器装置，其中，所述掺杂半导体层包括：阱区域，该阱区域掺杂有第一导电类型的杂质；以及源极区域，该源极区域掺杂有与所述第一导电类型不同的第二导电类型的杂质。3.根据权利要求2所述的半导体存储器装置，其中，所述沟道连接部分包括：第一掺杂区域，该第一掺杂区域接触所述阱区域，该第一掺杂区域掺杂有所述第一导电类型的杂质；以及第二掺杂区域，该第二掺杂区域接触所述源极区域，该第二掺杂区域掺杂有所述第二导电类型的杂质。4.根据权利要求1所述的半导体存储器装置，其中，所述掺杂半导体层包括：主体区域，该主体区域包括第一浓度的第一杂质；以及拾取区域，该拾取区域包括高于所述第一浓度的第二浓度的第二杂质，并且其中，所述拾取区域形成在所述掺杂半导体层的表面上方。5.根据权利要求4所述的半导体存储器装置，其中，所述第一杂质和所述第二杂质为p型。6.根据权利要求4所述的半导体存储器装置，其中，所述第一杂质和所述第二杂质为n型。7.根据权利要求1所述的半导体存储器装置，其中，在平面图中，所述沟道连接部分包括布置在与所述多个沟道柱交叉的平面上的多个孔。8.根据权利要求7所述的半导体存储器装置，该半导体存储器装置还包括：多个支撑物，所述多个支撑物设置在所述多个孔内，其中，所述存储器层在所述多个支撑物和所述沟道连接部分之间延伸。9.根据权利要求1所述的半导体存储器装置，该半导体存储器装置还包括：外围电路结构，该外围电路结构与所述掺杂半导体层交叠，并且所述栅极层叠物插置在所述外围电路结构与所述掺杂半导体层之间。10.一种半导体存储器装置，该半导体存储器装置包括：第一栅极层叠物；第二栅极层叠物，该第二栅极层叠物与所述第一栅极层叠物间隔开；狭缝绝缘层，该狭缝绝缘层位于所述第一栅极层叠物和所述第二栅极层叠物之间；第一沟道层，该第一沟道层包括穿过所述第一栅极层叠物的多个第一沟道柱以及从所述多个第一沟道柱延伸以与所述第一栅极层叠物交叠的第一沟道连接部分；第二沟道层，该第二沟道层包括穿过所述第二栅极层叠物的多个第二沟道柱以及从所述多个第二沟道柱延伸以与所述第二栅极层叠物交叠的第二沟道连接部分；
第一存储器层，该第一存储器层包括位于所述多个第一沟道柱和所述第一栅极层叠物之间的第一垂直部分以及从所述第一垂直部分在所述第一栅极层叠物和所述第一沟道连接部分之间延伸的第一水平部分；第二存储器层，该第二存储器层包括位于所述多个第二沟道柱和所述第二栅极层叠物之间的第二垂直部分以及从所述第二垂直部分在所述第二栅极层叠物和所述第二沟道连接部分之间延伸的第二水平部分；以及掺杂半导体层，该掺杂半导体层设置在所述狭缝绝缘层、所述第一沟道层和所述第二沟道层上方，该掺杂半导体层延伸以接触所述第一沟道层的所述第一沟道连接部分和所述第二沟道层的所述第二沟道连接部分。11.根据权利要求10所述的半导体存储器装置，其中，所述掺杂半导体层包括：阱区域，该阱区域掺杂有第一导电类型的杂质；以及源极区域，该源极区域掺杂有与所述第一导电类型不同的第二导电类型的杂质。12.根据权利要求11所述的半导体存储器装置，其中，所述阱区域与所述第一沟道连接部分和所述第二沟道连接部分中的每一个交叠并且连接到所述第一沟道连接部分和所述第二沟道连接部分中的每一个。13.根据权利要求11所述的半导体存储器装置，其中，所述源极区域限定在所述第一沟道连接部分和所述第二沟道连接部分之间并且连接到所述第一沟道连接部分和所述第二沟道连接部分中的每一个。14.根据权利要求11所述的半导体存储器装置，其中，所述阱区域设置在所述狭缝绝缘层的两侧，其中，所述源极区域与所述狭缝绝缘层交叠，并且其中，所述第一沟道连接部分和所述第二沟道连接部分中的每一个包括：第一掺杂区域，该第一掺杂区域接触所述阱区域并掺杂有所述第一导电类型的杂质；以及第二掺杂区域，该第二掺杂区域接触所述源极区域并掺杂有所述第二导电类型的杂质。15.根据权利要求10所述的半导体存储器装置，其中，所述掺杂半导体层包括与所述狭缝绝缘层交叠的凹槽。16.根据权利要求15所述的半导体存储器装置，该半导体存储器装置还包括：导电触点，该导电触点接触所述掺杂半导体层的部分区域，该部分区域限定所述凹槽的底表面，所述导电触点设置在所述凹槽的中心区域中；以及间隔物绝缘层，该间隔物绝缘层设置在所述凹槽的侧壁和所述导电触点之间。17.根据权利要求10所述的半导体存储器装置，其中，所述掺杂半导体层包括：主体区域，该主体区域包括第一浓度的第一杂质；以及拾取区域，该拾取区域包括第二浓度的第二杂质，所述第二浓度高于所述第一浓度，并且所述拾取区域形成在所述掺杂半导体层的表面上方。18.根据权利要求17所述的半导体存储器装置，其中，所述第一杂质和所述第二杂质为p型。
19.根据权利要求17所述的半导体存储器装置，其中，所述第一杂质和所述第二杂质为n型。20.一种制造半导体存储器装置的方法，该方法包括以下步骤：形成被设置为沿着下结构的上表面彼此间隔开的多个支撑物；形成存储器单元阵列，该存储器单元阵列包括：栅极层叠物，该栅极层叠物设置在所述多个支撑物上方并包括多个沟道孔；存储器层，该存储器层包括沿着所述栅极层叠物和所述下结构之间的开口的表面延伸的水平部分并且包括从所述水平部分沿着各个所述沟道孔的侧壁延伸的垂直部分；以及沟道层，该沟道层包括沿着所述存储器层的所述水平部分的表面延伸的沟道连接部分并且包括从所述沟道连接部分沿着所述存储器层的所述垂直部分的表面延伸的沟道柱；去除所述下结构；去除所述存储器层的所述水平部分的一部分以暴露所述沟道层的所述沟道连接部分；以及在所述沟道层的所述沟道连接部分上方形成掺杂半导体层。21.根据权利要求20所述的方法，其中，所述存储器层的所述水平部分包括：第一部分，该第一部分与所述栅极层叠物相邻；第二部分，该第二部分与所述第一部分间隔开并且与所述下结构相邻；以及第三部分，该第三部分连接所述第一部分和所述第二部分并且围绕所述多个支撑物的侧壁。22.根据权利要求21所述的方法，其中，当去除所述存储器层的所述水平部分的一部分时，所述水平部分的所述第二部分和所述第三部分被去除，同时所述第一部分保留。23.根据权利要求20所述的方法，其中，所述沟道层的所述沟道连接部分包括：第一连接部分，该第一连接部分与所述栅极层叠物相邻；第二连接部分，该第二连接部分与所述第一连接部分间隔开并且与所述下结构相邻；以及第三连接部分，该第三连接部分将所述第一连接部分连接到所述第二连接部分并且围绕所述多个支撑物的侧壁。24.根据权利要求23所述的方法，该方法还包括以下步骤：在形成所述掺杂半导体层之前，去除所述沟道连接部分的所述第三连接部分。25.根据权利要求24所述的方法，其中，所述掺杂半导体层包括接触所述沟道连接部分的所述第一连接部分的表面。26.根据权利要求20所述的方法，其中，所述掺杂半导体层包括n型杂质和p型杂质中的至少一种。27.根据权利要求20所述的方法，该方法还包括以下步骤：在所述掺杂半导体层的表面上方形成拾取区域。28.根据权利要求27所述的方法，其中，在形成所述掺杂半导体层时，所述掺杂半导体层包括第一浓度的第一杂质，并且其中，通过将第二浓度的第二杂质注入到所述掺杂半导体层的表面中来形成所述拾取区域，所述第二浓度高于所述第一浓度。
29.根据权利要求20所述的方法，该方法还包括以下步骤：通过蚀刻所述掺杂半导体层的一部分来形成凹槽；经由所述凹槽将杂质注入到所述掺杂半导体层中；在所述凹槽的侧壁上形成间隔物绝缘层；以及在所述凹槽中形成导电触点，该导电触点接触所述掺杂半导体层。30.根据权利要求29所述的方法，其中，所述掺杂半导体层包括第一导电类型的杂质，并且其中，经由所述凹槽注入的所述杂质包括与所述第一导电类型不同的第二导电类型的杂质。

技术总结
本公开提供了一种半导体存储器装置和制造半导体存储器装置的方法。该半导体存储器装置包括：沟道层，其包括穿过栅极层叠物的多个沟道柱以及从多个沟道柱中的每一个延伸以与栅极层叠物交叠的沟道连接部分；存储器层，其包括位于多个沟道柱和栅极层叠物之间的垂直部分以及从垂直部分在栅极层叠物和沟道连接部分之间延伸的水平部分；以及掺杂半导体层，其接触沟道连接部分并与沟道连接部分交叠。其接触沟道连接部分并与沟道连接部分交叠。其接触沟道连接部分并与沟道连接部分交叠。


技术研发人员：崔康植
受保护的技术使用者：爱思开海力士有限公司
技术研发日：2022.11.16
技术公布日：2023/9/22