具有字元线结构的半导体元件的制备方法与流程

具有字元线结构的半导体元件的制备方法
1.交叉引用
2.本技术案主张美国第17/700,406及17/699,331号专利申请案的优先权(即优先权日为“2022年3月21日”)，其内容以全文引用的方式并入本文中。
技术领域
3.本公开关于一种半导体元件的制备方法。特别涉及一种具有一字元线结构的半导体元件的制备方法。


背景技术：

4.随着电子产业的快速发展，半导体元件的发展已达到高效能以及小型化。当例如动态随机存取存储器(dram)元件的半导体元件的尺寸缩小时，栅极通道长度亦相对应减小。因此，可能发生一短通道效应。为了解决这样的问题，已经提出了一种埋入式通道阵列晶体管(buried-channel array transistor，bcat)元件。
5.然而，虽然bcat元件的凹陷通道已改善该短通道效应，但bcat元件仍存在其他问题，因此对半导体元件的效能与稳定性产生不利影响。
6.上文的“现有技术”说明仅提供背景技术，并未承认上文的“现有技术”说明揭示本公开的标的，不构成本公开的现有技术，且上文的“现有技术”的任何说明均不应作为本公开的任一部分。


技术实现要素：

7.本公开的一实施例提供一种半导体元件。该半导体元件包括一半导体基底以及一字元线结构。该半导体基底具有一主动区。该字元线结构设置在该半导体基底的该主动区中。该字元线结构包括一第一功函数层、一第二功函数层以及一缓冲结构。该第二功函数层设置在该第一功函数层上。该缓冲结构设置在该第一功函数层与该第二功函数层之间。
8.本公开的另一实施例提供一种半导体元件。该半导体元件包括一半导体基底以及一字元线结构。该半导体基底具有一沟槽。该字元线结构设置在该半导体基底的该沟槽中。该字元线结构包括一掺杂多晶硅层以及一缓冲结构。该缓冲结构直接接触该掺杂多晶硅层的一下表面。
9.本公开的再另一实施例提供一种半导体元件的制备方法。该制备方法包括提供一半导体基底，该半导体基底具有一沟槽。该制备方法亦包括形成一第一缓冲层在该沟槽中。该制备方法还包括形成一掺杂多晶硅层在该沟槽中的该第一缓冲层上。该制备方法亦包括在该掺杂多晶硅层上执行一热处理。
10.在该半导体元件中，由于该缓冲结构的设计，该功函数层与其相邻的多个层或多个膜之间的界面差异较小，因此该功函数层与其相邻的该等层或该等膜之间的界面处的该功函数层中之晶粒的再结晶程度可以是相对均匀，导致在热处理期间施加在该界面上的力相对均匀。因此，可通过一相对简化的工艺来减轻或避免孔洞(voids)的产生，并且不会对
该半导体元件的电性效能产生不利影响。
11.上文已相当广泛地概述本公开的技术特征及优点，从而使下文的本公开详细描述得以获得优选了解。构成本公开的权利要求标的的其它技术特征及优点将描述于下文。本公开所属技术领域中技术人员应了解，可相当容易地利用下文揭示的概念与特定实施例可作为修改或设计其它结构或工艺而实现与本公开相同的目的。本公开所属技术领域中技术人员亦应了解，这类等效建构无法脱离权利要求所界定的本公开的构思和范围。
附图说明
12.通过参考详细描述以及权利要求而可以获得对本公开更完整的理解。本公开还应理解为与附图的元件编号相关联，而附图的元件编号在整个描述中代表类似的元件。
13.图1是剖视示意图，例示本公开一些实施例的半导体元件。
14.图2是剖视示意图，例示本公开一些实施例的半导体元件。
15.图3a是剖视示意图，例示本公开一些实施例制备半导体元件的方法的一阶段。
16.图3b是剖视示意图，例示本公开一些实施例制备半导体元件的方法的一阶段。
17.图3c是剖视示意图，例示本公开一些实施例制备半导体元件的方法的一阶段。
18.图3d是剖视示意图，例示本公开一些实施例制备半导体元件的方法的一阶段。
19.图3e是剖视示意图，例示本公开一些实施例制备半导体元件的方法的一阶段。
20.图3f是剖视示意图，例示本公开一些实施例制备半导体元件的方法的一阶段。
21.图3g是剖视示意图，例示本公开一些实施例制备半导体元件的方法的一阶段。
22.图4a是剖视示意图，例示本公开一些实施例制备半导体元件的方法的一阶段。
23.图4b是剖视示意图，例示本公开一些实施例制备半导体元件的方法的一阶段。
24.图4c是剖视示意图，例示本公开一些实施例制备半导体元件的方法的一阶段。
25.图4d是剖视示意图，例示本公开一些实施例制备半导体元件的方法的一阶段。
26.图4e是剖视示意图，例示本公开一些实施例制备半导体元件的方法的一阶段。
27.图4f是剖视示意图，例示本公开一些实施例制备半导体元件的方法的一阶段。
28.图5是流程示意图，例示本公开一些实施例半导体元件的制备方法。
29.图6是流程示意图，例示本公开一些实施例半导体元件的制备方法。
30.附图标记说明：
31.1：半导体元件
32.2：半导体元件
33.10：半导体基底
34.10t：沟槽
35.10t1：内侧壁
36.20：字元线结构
37.30：介电结构
38.40：上覆层
39.101：上表面
40.110：主动区
41.120：掺杂区
42.210：功函数层
43.220：功函数层
44.220a：上表面
45.220a：功函数层
46.220b：下表面
47.220c：侧表面
48.220t：厚度
49.230：缓冲结构
50.230a：缓冲层
51.230b：缓冲层
52.231：缓冲层
53.232：缓冲层
54.233：缓冲层
55.240：阻障层
56.250：介电层
57.310：部分
58.500：制备方法
59.600：制备方法
60.p1：热处理
61.s51：步骤
62.s52：步骤
63.s53：步骤
64.s54：步骤
65.s61：步骤
66.s62：步骤
67.s63：步骤
68.s64：步骤
69.t1：厚度
70.t2：厚度
71.t3：厚度
具体实施方式
72.现在使用特定语言描述附图中所示的本公开的实施例或例子。应当理解，本公开的范围无意由此受到限制。所描述的实施例的任何修改或改良，以及本文件中描述的原理的任何进一步应用，所属技术领域中技术人员都认为是通常会发生的。元件编号可以在整个实施例中重复，但这并不一定意味着一个实施例的特征适用于另一实施例，即使它们共享相同的元件编号。
73.应当理解，虽然用语“第一(first)”、“第二(second)”、“第三(third)”等可用于本文中以描述不同的元件、部件、区域、层及/或部分，但是这些元件、部件、区域、层及/或部分
不应受这些用语所限制。这些用语仅用于从另一元件、部件、区域、层或部分中区分一个元件、部件、区域、层或部分。因此，以下所讨论的“第一装置(first element)”、“部件(component)”、“区域(region)”、“层(layer)”或“部分(section)”可以被称为第二装置、部件、区域、层或部分，而不背离本文所教示。
74.本文中使用的术语仅是为了实现描述特定实施例的目的，而非意欲限制本发明。如本文中所使用，单数形式“一(a)”、“一(an)”，及“该(the)”意欲亦包括多个形式，除非上下文中另作明确指示。将进一步理解，当术语“包括(comprises)”及/或“包括(comprising)”用于本说明书中时，该等术语规定所陈述的特征、整数、步骤、操作、元件，及/或组件的存在，但不排除存在或增添一或更多个其他特征、整数、步骤、操作、元件、组件，及/或上述各者的群组。
75.图1是剖视示意图，例示本公开一些实施例的半导体元件1。半导体结构1包括一半导体基底10、一字元线结构20、一介电结构30以及一上覆层(overlying layer)40。
76.举例来说，半导体基底10可包含硅、掺杂硅、硅锗、绝缘体上覆硅、蓝宝石上覆硅、绝缘体上覆硅锗、碳化硅、锗、砷化镓、磷化镓、磷化砷化镓、磷化铟、磷化铟镓或任何其他iv-iv族、iii-v族或是i-vi族半导体材料。
77.在一些实施例中，半导体基底10可具有一或多个主动区110，该等主动区110是由一或多个绝缘结构(图未示)所界定。在一些实施例中，半导体基底10可包括一或多个掺杂区120，而该等掺杂区120形成在主动区110中。该等掺杂区120的制作技术可包含使用掺杂物的一植入工艺，而掺杂物例如磷、砷或锑。该等掺杂区120可分别具有一掺杂浓度，而掺杂浓度是从大约10
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atoms/cm3到大约10
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atoms/cm3的范围。该等掺杂区120可当作多个源极/漏极区。在一些实施例中，半导体基底10具有一沟槽10t。在一些实施例中，沟槽10t穿过半导体基底10且暴露于半导体基底10的一上表面101。
78.在一些实施例中，字元线结构20设置在半导体基底10的主动区110中。在一些实施例中，字元线结构20设置在半导体基底10的沟槽10t中。在一些实施例中，字元线结构20包括功函数层210与220、一缓冲结构230、一阻障层240以及一介电层250。
79.在一些实施例中，功函数层210可为或包括一导电层。在一些实施例中，功函数层210包括金属，例如钨(w)。在一些实施例中，功函数层210可具有一功函数值，而功函数值等于或大于4.2ev。功函数层220可保持较高的次临界电压(sub-threshold voltage)，以减少通道漏电流(channel leak)。
80.在一些实施例中，功函数层220设置在功函数层210上。在一些实施例中，功函数层220包括多晶硅，例如掺杂多晶硅。掺杂物可为或包括磷、砷或锑。举例来说，功函数层220可为一掺杂磷的多晶硅层。在一些实施例中，功函数层220可为或包括一掺杂多晶硅层。在一些实施例中，功函数层220可具有一功函数值，而功函数值大约为4.2ev。具有一相对低的功函数值的功函数层220可减少半导体元件1的栅极引致的漏极漏电流(gate-induced drainleakage，gidl)。在一些实施例中，功函数层220具有一厚度220t，而厚度220t从大约20nm到大约25nm。
81.在一些实施例中，缓冲结构230设置在功函数层210与功函数层220之间。在一些实施例中，缓冲结构230设置在功函数层210与功函数层220的一下表面220b之间。在一些实施例中，缓冲结构230直接接触功函数层220。在一些实施例中，缓冲结构230可围绕功函数层
220的多个表面(例如表面220a、220b、220c)。在一些实施例中，缓冲结构230直接接触功函数层220的多个表面(例如表面220a、220b、220c)。在一些实施例中，缓冲结构230直接覆盖并接触功函数层220的该等表面(例如表面220a、220b、220c)。在一些实施例中，缓冲结构230直接接触功函数层220的下表面220b。在一些实施例中，缓冲结构230直接接触功函数层220的一上表面220a、下表面220b以及多个侧表面220c。
82.在一些实施例中，缓冲结构230具有一厚度t1，而厚度t1大约1nm到大约2nm。在一些实施例中，缓冲结构230的厚度t1是从大约1.2nm到大约1.8nm、从大约1.3nm到大约1.7nm，或是从大约1.5nm到大约1.6nm。在一些实施例中，缓冲结构230包括一氧化材料。在一些实施例中，缓冲结构230可为或包括氧化硅。依据本公开的一些实施例，缓冲结构230的厚度满足上述的条件，因此缓冲结构230的厚度不会太厚而不会占用太多沟槽10t的空间。因此，沟槽10t可提供足够的空间给功函数层220。
83.在一些实施例中，缓冲结构230包括多个缓冲层或部分(例如层231、232、233)。在一些实施例中，缓冲层231设置在功函数层210与功函数层220之间。在一些实施例中，缓冲层231直接接触功函数层220的下表面220b。在一些实施例中，缓冲层232设置在功函数层220上。在一些实施例中，缓冲层233直接接触功函数层220的上表面220a。在一些实施例中，缓冲层232设置在功函数层220与沟槽10t的一内侧壁10t1之间。在一些实施例中，缓冲层232直接接触功函数层220的该等侧表面220c。在一些实施例中，缓冲层232沿着沟槽10t的内侧壁10t1延伸。
84.在一些实施例中，缓冲层231具有一厚度t1，而厚度t1从大约1nm到大约2nm。在一些实施例中，缓冲层231的厚度t1是从大约1.2nm到大约1.8nm、从大约1.3nm到大约1.7nm，或是从大约1.5nm到大约1.6nm。在一些实施例中，缓冲层232具有一厚度t2，而厚度t2从大约1nm到大约2nm。在一些实施例中，缓冲层232的厚度t2是从大约1.2nm到大约1.8nm、从大约1.3nm到大约1.7nm，或是从大约1.5nm到大约1.6nm。在一些实施例中，缓冲层233具有一厚度t3，而厚度t3从大约1nm到大约2nm。在一些实施例中，缓冲层233的厚度t3是从大约1.2nm到大约1.8nm、从大约1.3nm到大约1.7nm，或是从大约1.5nm到大约1.6nm。
85.在一些实施例中，阻障层240设置在缓冲结构230与功函数层210之间。在一些实施例中，阻障层240直接接触缓冲结构230与功函数层210。在一些实施例中，缓冲结构230设置在功函数层220与阻障层240之间。在一些实施例中，阻障层240设置在功函数层210与沟槽10t的内侧壁10t1之间。在一些实施例中，阻障层240围绕功函数层210。在一些实施例中，阻障层240可为一单层结构或是一多层结构，而该多层结构包括耐火金属(refractory metals)(例如钽与钛)、耐火金属氮化物或是耐火金属硅氮化物。在一些实施例中，阻障层240可为或包括一氮化钛层。
86.在一些实施例中，介电层250围绕功函数层210与功函数层220。在一些实施例中，介电层250设置在沟槽10t的内侧壁10t1上。在一些实施例中，介电层250直接接触缓冲结构230。在一些实施例中，介电层250与功函数层220是通过缓冲结构230而分隔开。在一些实施例中，介电层250包括一氧化材料。在一些实施例中，介电层250可为或包括氧化硅。在一些实施例中，介电层250具有一厚度，而该厚度是从大约4nm到大约8nm。在一些实施例中，介电层250具有大约为6nm的一厚度。在一些实施例中，介电层250当作一栅极氧化物。
87.在一些实施例中，缓冲结构230与介电层250可为或包括不同材料。在一些实施例
中，缓冲结构230的缓冲层232形成在介电层250上，且沿着半导体基底10的沟槽10t的内侧壁10t1延伸。在一些实施例中，缓冲结构230与介电层250可为或包括相同材料。在一些实施例中，并不会看到在介电层250与缓冲结构230的缓冲层232之间的界面。
88.在一些实施例中，介电结构30设置在沟槽10t中以及在功函数层220上。在一些实施例中，介电结构30包括一部分，而该部分直接接触缓冲结构230的缓冲层233。在一些实施例中，介电结构30可为或包括一氮化层，例如氮化硅。
89.在一些实施例中，上覆层40设置在半导体基底10的上表面101上。在一些实施例中，上覆层40具有一开口，而该开口暴露半导体基底10的沟槽10t。在一些实施例中，上覆层40可当作用于图案化半导体基底10以形成沟槽10t的一硬遮罩。在一些实施例中，上覆层40可用于当作一抗反射涂布(arc)层，以最小化辐射的光反射，而该辐射是用于将涂布在上覆层40上的一光刻胶层进行曝光。在一些实施例中，上覆层40包括一无机材料，其包括氮化物。在一些实施例中，上覆层40可为或包括一氮化硅层。
90.在一掺杂多晶硅层通过其下表面接触一氧化层并通过其侧表面接触一tin层的一些情况下，在对该掺杂多晶硅层上执行一高温处理之后，多个孔洞可能形成在该掺杂多晶硅层与该tin层之间的界面。在该掺杂多晶硅层中的多个晶粒(grains)可在一高温工艺下进行再结晶，且在不同的界面(即该掺杂多晶硅层与该氧化层之间的界面以及该掺杂多晶硅层层与该tin层之间的界面)的再结晶的程度是不同的，导致在该高温工艺其间所施加在该等界面上的力是不同的。因此，可形成该等孔洞，且此可未期望地影响该半导体元件的电性效能。
91.为了解决上述问题，已经提出了许多方法。举例来说，可以调整该高温工艺的条件以减少该等孔洞的产生。然而，该等掺杂区的特性高度地取决于该高温工艺的条件，因此可能会影响该半导体元件的电性特性。举例来说，可调整该掺杂多晶硅层的掺杂浓度、沉积率及/或沉积压力，以形成具有一相对小尺寸的多个晶粒(grains)，以便降低有助于该等孔洞产生的该等力。然而，该掺杂多晶硅层的特性是高度地取决于沉积条件以及掺杂浓度，因此可影响该掺杂多晶硅层与该半导体元件的电性特性。
92.依据本公开的一些实施例，由于缓冲结构230的设计，功函数层220与其相邻的多个层或多个膜之间的各界面差异较小，因此功函数层220与其相邻的该等层或该等膜之间的该等界面处的功函数层220中的该等晶粒的再结晶程度可以是相对均匀，导致在热处理p1期间施加在该界面上的力相对均匀。因此，可通过一相对简化的工艺来减轻或避免孔洞(voids)的产生，并且不会对半导体元件1的电性效能产生不利影响。
93.此外，依据本公开的一些实施例，功函数层220是一掺杂多晶硅层，且缓冲结构230围绕或接触该掺杂多晶硅层的多个表面。因此，功函数层220(或是该掺杂多晶硅层)与其相邻的该等层或该等膜具有相对均匀的多个界面，在该等界面处的扩散掺杂物的浓度是相对均匀的，借此导致在热处理p1期间施加在该界面上的力相对均匀。因此，可通过一相对简化的工艺来减轻或避免孔洞(voids)的产生，并且不会对半导体元件1的电性效能产生不利影响。
94.再者，依据本公开的一些实施例，缓冲结构230与介电层250包含相同材料，因此功函数层220(或是该掺杂多晶硅层)具有与其相邻的该等层或该等膜(例如与缓冲结构230以及与介电层250成界面)具有相对均匀的多个界面。因此，在该等界面处的扩散掺杂物的浓
度是相对均匀的，借此导致在热处理p1期间施加在该界面上的力相对均匀。因此，可通过一相对简化的工艺来减轻或避免孔洞(voids)的产生，并且不会对半导体元件1的电性效能产生不利影响。
95.再者，依据本公开的一些实施例，缓冲结构230完全地覆盖并接触功函数层220的该等表面，因此功函数层220(或是该掺杂多晶硅层)具有与其相邻的该等层或该等膜(例如与缓冲结构230成界面)具有相对均匀的多个界面。因此，在该等界面处的扩散掺杂物的浓度是相对均匀的，借此导致在热处理p1期间施加在该界面上的力相对均匀。因此，可通过一相对简化的工艺来减轻或避免孔洞(voids)的产生，并且不会对半导体元件1的电性效能产生不利影响。
96.图2是剖视示意图，例示本公开一些实施例的半导体元件2。半导体元件2包括一半导体基底10、一字元线结构20、一介电结构30以及一上覆层40。
97.举例来说，半导体基底10可包含硅、掺杂硅、硅锗、绝缘体上覆硅、蓝宝石上覆硅、绝缘体上覆硅锗、碳化硅、锗、砷化镓、磷化镓、磷化砷化镓、磷化铟、磷化铟镓或任何其他iv-iv族、iii-v族或是i-vi族半导体材料。
98.在一些实施例中，半导体基底10可具有一或多个主动区110，该等主动区110是由一或多个绝缘结构(图未示)所界定。在一些实施例中，半导体基底10可包括一或多个掺杂区120，而该等掺杂区120形成在主动区110中。该等掺杂区120的制作技术可包含使用掺杂物的一植入工艺，而掺杂物例如磷、砷或锑。该等掺杂区120可分别具有一掺杂浓度，而掺杂浓度是从大约1017atoms/cm3到大约1019atoms/cm3的范围。该等掺杂区120可当作多个源极/漏极区。在一些实施例中，半导体基底10具有一沟槽10t。在一些实施例中，沟槽10t穿过半导体基底10且暴露于半导体基底10的一上表面101。
99.在一些实施例中，字元线结构20设置在半导体基底10的主动区110中。在一些实施例中，字元线结构20设置在半导体基底10的沟槽10t中。在一些实施例中，字元线结构20包括功函数层210与220、一缓冲结构230、一阻障层240以及一介电层250。
100.在一些实施例中，功函数层210可为或包括一导电层。在一些实施例中，功函数层210包括金属，例如钨(w)。在一些实施例中，功函数层210可具有一功函数值，而功函数值等于或大于4.2ev。功函数层220可保持较高的次临界电压(sub-threshold voltage)，以减少通道漏电流(channel leak)。
101.在一些实施例中，功函数层220设置在功函数层210上。在一些实施例中，功函数层220包括多晶硅，例如掺杂多晶硅。掺杂物可为或包括磷、砷或锑。举例来说，功函数层220可为一掺杂磷的多晶硅层。在一些实施例中，功函数层220可为或包括一掺杂多晶硅层。在一些实施例中，功函数层220可具有一功函数值，而功函数值大约为4.2ev。具有一相对低的功函数值的功函数层220可减少半导体元件1的栅极引致的漏极漏电流(gate-induced drain leakage，gidl)。
102.在一些实施例中，缓冲结构230设置在功函数层210与功函数层220之间。在一些实施例中，缓冲结构230设置在功函数层210与功函数层220的一下表面220b之间。在一些实施例中，缓冲结构230直接接触功函数层220。在一些实施例中，缓冲结构230可围绕功函数层220的多个表面(例如表面220a、220b、220c)。在一些实施例中，缓冲结构230直接接触功函数层220的多个表面(例如表面220b、220c)。在一些实施例中，缓冲结构230直接接触功函数
层220的该等表面(例如表面220a、220b、220c)。在一些实施例中，缓冲结构230直接接触功函数层220的下表面220b。在一些实施例中，缓冲结构230直接接触功函数层220的下表面220b以及多个侧表面220c。
103.在一些实施例中，缓冲结构230具有一厚度t1，而厚度t1大约1nm到大约2nm。在一些实施例中，缓冲结构230的厚度t1是从大约1.2nm到大约1.8nm、从大约1.3nm到大约1.7nm，或是从大约1.5nm到大约1.6nm。在一些实施例中，缓冲结构230包括一氧化材料。在一些实施例中，缓冲结构230可为或包括氧化硅。
104.在一些实施例中，缓冲结构230包括多个缓冲层或部分(例如层231、232)。在一些实施例中，缓冲层231设置在功函数层210与功函数层220之间。在一些实施例中，缓冲层231直接接触功函数层220的下表面220b。在一些实施例中，缓冲层232设置在功函数层220与沟槽10t的一内侧壁10t1之间。在一些实施例中，缓冲层232直接接触功函数层220的该等侧表面220c。在一些实施例中，缓冲层232沿着沟槽10t的内侧壁10t1延伸。
105.在一些实施例中，缓冲层231具有一厚度t1，而厚度t1从大约1nm到大约2nm。在一些实施例中，缓冲层231的厚度t1是从大约1.2nm到大约1.8nm、从大约1.3nm到大约1.7nm，或是从大约1.5nm到大约1.6nm。在一些实施例中，缓冲层232具有一厚度t2，而厚度t2从大约1nm到大约2nm。在一些实施例中，缓冲层232的厚度t2是从大约1.2nm到大约1.8nm、从大约1.3nm到大约1.7nm，或是从大约1.5nm到大约1.6nm。
106.在一些实施例中，阻障层240设置在缓冲结构230与功函数层210之间。在一些实施例中，阻障层240直接接触缓冲结构230与功函数层210。在一些实施例中，缓冲结构230设置在功函数层220与阻障层240之间。在一些实施例中，阻障层240设置在功函数层210与沟槽10t的内侧壁10t1之间。在一些实施例中，阻障层240围绕功函数层210。在一些实施例中，阻障层240可为一单层结构或是一多层结构，而该多层结构包括耐火金属(refractory metals)(例如钽与钛)、耐火金属氮化物或是耐火金属硅氮化物。在一些实施例中，阻障层240可为或包括一氮化钛层。
107.在一些实施例中，介电层250围绕功函数层210与功函数层220。在一些实施例中，介电层250设置在沟槽10t的内侧壁10t1上。在一些实施例中，介电层250直接接触功函数层220。在一些实施例中，介电层250直接接触功函数层220的上表面220a。在一些实施例中，介电层250包括一氧化材料。在一些实施例中，介电层250可为或包括氧化硅。在一些实施例中，介电层250具有一厚度，而该厚度是从大约4nm到大约8nm。在一些实施例中，介电层250具有大约为6nm的一厚度。在一些实施例中，介电层250当作一栅极氧化物。
108.在一些实施例中，缓冲结构230与介电层250可为或包括不同材料。在一些实施例中，缓冲结构230的缓冲层232形成在介电层250上，且沿着半导体基底10的沟槽10t的内侧壁10t1延伸。在一些实施例中，缓冲结构230与介电层250可为或包括相同材料。在一些实施例中，并不会看到在介电层250与缓冲结构230的缓冲层232之间的界面。
109.在一些实施例中，介电结构30设置在沟槽10t中以及在功函数层220上。在一些实施例中，介电结构30包括一部分310，而该部分310直接接触缓冲结构230的缓冲层233。在一些实施例中，介电结构30可为或包括一氮化层，例如氮化硅。
110.在一些实施例中，上覆层40设置在半导体基底10的上表面101上。在一些实施例中，上覆层40具有一开口，而该开口暴露半导体基底10的沟槽10t。在一些实施例中，上覆层
40可当作用于图案化半导体基底10以形成沟槽10t的一硬遮罩。在一些实施例中，上覆层40可用于当作一抗反射涂布(arc)层，以最小化辐射的光反射，而该辐射是用于将涂布在上覆层40上的一光刻胶层进行曝光。在一些实施例中，上覆层40包括一无机材料，其包括氮化物。在一些实施例中，上覆层40可为或包括一氮化硅层。
111.图3a、图3b、图3c、图3d、图3e、图3f、图3g是剖视示意图，例示本公开一些实施例制备半导体元件1的方法的不同阶段。
112.请参考图3a，可提供一半导体基底10，而半导体基底10具有一沟槽10t，一介电层250可形成在沟层10t中，一功函数层210可形成在介电层250上，且一阻障层240可形成在功函数层210上。
113.举例来说，半导体基底10可包含硅、掺杂硅、硅锗、绝缘体上覆硅、蓝宝石上覆硅、绝缘体上覆硅锗、碳化硅、锗、砷化镓、磷化镓、磷化砷化镓、磷化铟、磷化铟镓或任何其他iv-iv族、iii-v族或是i-vi族半导体材料。一或多个绝缘结构可形成在半导体基底10中，且半导体基底10的一或多个主动区110可由该等绝缘结构所界定。
114.仍请参考图3a，在一些实施例中，一或多个掺杂区120可形成在该等主动区110中。该等掺杂区120的制作技术可包含使用掺杂物的一植入工艺，而该掺杂物例如磷、砷或锑。该等掺杂区120可分别具有一掺杂浓度，而该掺杂浓度是从大约10
17
atoms/cm3到大约10
19
atoms/cm3。该等掺杂区120可当作多个源极/漏极区。
115.仍请参考图3a，在一些实施例中，沟槽10t可形成在半导体基底10的主动区110中。在一些实施例中，沟槽10t的制作技术可包含在半导体基底10上执行一蚀刻工艺。在一些实施例中，一上覆层40可设置在半导体基底10上并当作用于形成沟槽10t的一图案化硬遮罩。该蚀刻工艺可包括一选择性湿蚀刻工艺或是一选择性干蚀刻工艺。一湿蚀刻溶液可包括一四甲基氢氧化铵(tetramethylammonium hydroxide，tmah)溶液、一hf/hno3/ch3cooh溶液或是其他适合的溶液。该干与湿蚀刻工艺具有可调整的蚀刻参数，例如所使用的蚀刻剂、蚀刻温度、蚀刻溶液浓度、蚀刻压力、源功率(source power)、射频(rf)偏压、射频偏置功率、蚀刻剂流量以及其他适合的参数。在一些其他实施例中，一湿蚀刻溶液可包括nh4oh、koh(氢氧化钾)、hf(氢氟酸)、tmah(四甲基氢氧化铵)、其他适合的湿蚀刻溶液或其组合。在再一些其他实施例中，一干蚀刻工艺可包括一偏压等离子体蚀刻工艺(biased plasma etching process)，其使用氯基化学(chlorine-based chemistry)。其他干蚀刻剂气体包括cf4、nf3、sf6以及he。干蚀刻亦可非等向地使用如drie(深反应性离子蚀刻，deep reactive-ion etching)的机制执行。
116.仍请参考图3a，在一些实施例中，介电层250可使用一热氧化工艺而生长在半导体基底10的沟槽10t的内侧壁10t1上。在一些其他实施例中，介电层250的制作技术可包含化学气相沉积(cvd)、原子层沉积(ald)或任何适合的方法。
117.仍请参考图3a，在一些实施例中，一下阻障材料可形成在沟槽10t中的介电层250上，功函数层210可形成在下阻障材料上，一上阻障材料可形成在功函数层210的上表面上。在一些实施例中，该下阻障材料与该上阻障材料一起形成阻障层240。在一些实施例中，该下阻障材料、该上阻障材料以及功函数层210的制作技术可包含cvd、ald或任何适合的方法。
118.请参考图3b，一缓冲层230a可形成在半导体基底10的沟槽10t中。在一些实施例
中，缓冲层230a形成在半导体基底10的沟槽10t中的阻障层240上。在一些实施例中，缓冲层230a直接接触阻障层240。在一些实施例中，缓冲层230a形成在半导体基底10的沟槽10t的内侧壁10t1上。在一些实施例中，缓冲层230a形成在半导体基底10的沟槽10t中的介电层250上。在一些实施例中，缓冲层230a包括一氧化材料。在一些实施例中，缓冲层230a可为或包括氧化硅。在一些实施例中，缓冲层230a与介电层250可包含或包括相同材料。在一些实施例中，缓冲层230a可具有一厚度t1，而厚度t1从大约1nm到大约2nm、从大约1.2nm到大约1.8nm、从大约1.3nm到大约1.7nm，或是从大约1.5nm到大约1.6nm。在一些实施例中，缓冲层230a的制作技术包含一原子层沉积(ald)工艺。
119.请参考图3c，一功函数层220a可形成在半导体基底10的沟槽10t中的缓冲层230a上。在一些实施例中，功函数层220a直接接触缓冲层230a。在一些实施例中，功函数层220a还形成在半导体基底10的上表面101上。在一些实施例中，功函数层220a包括多晶硅，例如掺杂多晶硅。掺杂物可为或包括磷、砷或锑。举例来说，功函数层220a可为一磷基的多晶硅层。在一些实施例中，功函数层220a可为或包括一掺杂多晶硅层。在一些实施例中，功函数层220a的制作技术可包含一适合的沉积工艺，例如化学气相沉积(cvd)工艺。
120.请参考图3d，可凹陷功函数层220a以形成一功函数层220，而功函数层220设置在半导体基底10的上表面101下方。在一些实施例中，可通过一蚀刻工艺而凹陷功函数层220a。在一些实施例中，可执行一等离子体蚀刻工艺以移除功函数层220a的一部分，以便形成凹陷的功函数层220。在一些实施例中，当凹陷功函数层220a时，可部分移除缓冲层230a。在一些实施例中，可部分移除缓冲层230a暴露于等离子体蚀刻工艺的一部分。
121.请参考图3e，一缓冲层230b可形成在半导体基底10的沟槽10t中的功函数层220上。在一些实施例中，缓冲层230b形成在半导体基底10的沟槽10t中。在一些实施例中，缓冲层230b直接接触缓冲层230a。在一些实施例中，缓冲层230b形成在缓冲层230a设置在半导体基底10的沟槽10t的内侧壁10t1上的一部分上。在一些实施例中，缓冲层230b包括一氧化材料。在一些实施例中，缓冲层230b可为或包括氧化硅。在一些实施例中，缓冲层230b可具有一厚度，而该厚度从大约1nm到大约2nm、从大约1.2nm到大约1.8nm、从大约1.3nm到大约1.7nm，或是从大约1.5nm到大约1.6nm。在一些实施例中，缓冲层230b的制作技术包括一原子层沉积(ald)工艺。
122.依据本公开的一些实施例，还形成在半导体基底10的沟槽10t的内侧壁10t1上的缓冲层230b可补偿在用于凹陷功函数层220a的蚀刻工艺期间在介电层250的厚度的损耗。因此，介电层250可提供有足够的厚度而当作一栅极氧化物。
123.在一些实施例中，缓冲层230a与功函数层220a可形成在原位。在一些实施例中，缓冲层230a、功函数层220a以及缓冲层230b可形成在原位。在一些实施例中，缓冲层230a与缓冲层230b可包含或包括相同材料。在一些实施例中，没有看到在缓冲层230a与缓冲层230b之间的界面。在一些实施例中，缓冲层230a与缓冲层230b一起形成一缓冲结构230。
124.请参考图3f，一介电结构30可形成在缓冲层230b(或缓冲结构230)上。在一些实施例中，介电结构30直接接触缓冲层230b(或缓冲结构230)。在一些实施例中，介电结构30可为或包括一氮化层，例如氮化硅。在一些实施例中，介电结构30的制作技术可包含一适合的沉积工艺，例如一化学气相沉积(cvd)工艺。
125.请参考图3g，可在功函数层220上执行一热处理p1。在一些实施例中，热处理p1用
于活化该等掺杂区120。在一些实施例中，热处理p1在大于大约900℃或是大于大约1000℃的一温度下执行。在一些实施例中，热处理p1在大约1000℃的一温度下执行。在一些实施例中，热处理p1执行大约40秒到大约60秒。在一些实施例中，热处理p1执行大约50秒。在一些实施例中，当执行热处理p1时，缓冲层230a与介电层250直接接触功函数层220(例如该掺杂多晶硅层)。在一些实施例中，当执行热处理p1时，缓冲层230a与230b以及介电层250直接接触功函数层220(例如该掺杂多晶硅层)。因此，形成包括在功函数层210与功函数层220之间的缓冲结构230的一半导体元件1。
126.图4a、图4b、图4c、图4d、图4e、图4f是剖视示意图，例示本公开一些实施例制备半导体元件2的方法的不同阶段。
127.请参考图4a，可提供一半导体基底10，而半导体基底10具有一沟槽10t，一介电层250可形成在沟层10t中，一功函数层210可形成在介电层250上，且一阻障层240可形成在功函数层210上。
128.举例来说，半导体基底10可包含硅、掺杂硅、硅锗、绝缘体上覆硅、蓝宝石上覆硅、绝缘体上覆硅锗、碳化硅、锗、砷化镓、磷化镓、磷化砷化镓、磷化铟、磷化铟镓或任何其他iv-iv族、iii-v族或是i-vi族半导体材料。一或多个绝缘结构可形成在半导体基底10中，且半导体基底10的一或多个主动区110可由该等绝缘结构所界定。
129.仍请参考图4a，在一些实施例中，一或多个掺杂区120可形成在该等主动区110中。该等掺杂区120的制作技术可包含使用掺杂物的一植入工艺，而该掺杂物例如磷、砷或锑。该等掺杂区120可分别具有一掺杂浓度，而该掺杂浓度是从大约10
17
atoms/cm3到大约10
19
atoms/cm3。该等掺杂区120可当作多个源极/漏极区。
130.仍请参考图4a，在一些实施例中，沟槽10t可形成在半导体基底10的主动区110中。在一些实施例中，沟槽10t的制作技术可包含在半导体基底10上执行一蚀刻工艺。在一些实施例中，一上覆层40可设置在半导体基底10上并当作用于形成沟槽10t的一图案化硬遮罩。该蚀刻工艺可包括一选择性湿蚀刻工艺或是一选择性干蚀刻工艺。一湿蚀刻溶液可包括一四甲基氢氧化铵(tetramethylammonium hydroxide，tmah)溶液、一hf/hno3/ch3cooh溶液或是其他适合的溶液。该干与湿蚀刻工艺具有可调整的蚀刻参数，例如所使用的蚀刻剂、蚀刻温度、蚀刻溶液浓度、蚀刻压力、源功率(source power)、射频(rf)偏压、射频偏置功率、蚀刻剂流量以及其他适合的参数。在一些其他实施例中，一湿蚀刻溶液可包括nh4oh、koh(氢氧化钾)、hf(氢氟酸)、tmah(四甲基氢氧化铵)、其他适合的湿蚀刻溶液或其组合。在再一些其他实施例中，一干蚀刻工艺可包括一偏压等离子体蚀刻工艺(biased plasma etching process)，其使用氯基化学(chlorine-based chemistry)。其他干蚀刻剂气体包括cf4、nf3、sf6以及he。干蚀刻亦可非等向地使用如drie(深反应性离子蚀刻，deep reactive-ion etching)的机制执行。
131.仍请参考图4a，在一些实施例中，介电层250可使用一热氧化工艺而生长在半导体基底10的沟槽10t的内侧壁10t1上。在一些其他实施例中，介电层250的制作技术可包含化学气相沉积(cvd)、原子层沉积(ald)或任何适合的方法。
132.仍请参考图4a，在一些实施例中，一下阻障材料可形成在沟槽10t中的介电层250上，功函数层210可形成在下阻障材料上，一上阻障材料可形成在功函数层210的上表面上。在一些实施例中，该下阻障材料与该上阻障材料一起形成阻障层240。在一些实施例中，该
下阻障材料、该上阻障材料以及功函数层210的制作技术可包含cvd、ald或任何适合的方法。
133.请参考图4b，一缓冲结构230可形成在半导体基底10的沟槽10t中。在一些实施例中，缓冲结构230形成在半导体基底10的沟槽10t中的阻障层240上。在一些实施例中，缓冲层230a直接接触阻障层240。在一些实施例中，缓冲结构230形成在半导体基底10的沟槽10t的内侧壁10t1上。在一些实施例中，缓冲结构230形成在半导体基底10的沟槽10t中的介电层250上。在一些实施例中，缓冲结构230包括一氧化材料。在一些实施例中，缓冲结构230可为或包括氧化硅。在一些实施例中，缓冲结构230与介电层250可包含或包括相同材料。在一些实施例中，缓冲结构230可具有一厚度t1，而厚度t1从大约1nm到大约2nm、从大约1.2nm到大约1.8nm、从大约1.3nm到大约1.7nm，或是从大约1.5nm到大约1.6nm。在一些实施例中，缓冲结构230的制作技术包含一原子层沉积(ald)工艺。
134.请参考图4c，一功函数层220a可形成在半导体基底10的沟槽10t中的缓冲结构230上。在一些实施例中，功函数层220a直接接触缓冲结构230。在一些实施例中，功函数层220a还形成在半导体基底10的上表面101上。在一些实施例中，功函数层220a包括多晶硅，例如掺杂多晶硅。掺杂物可为或包括磷、砷或锑。举例来说，功函数层220a可为一磷基的多晶硅层。在一些实施例中，功函数层220a可为或包括一掺杂多晶硅层。在一些实施例中，功函数层220a的制作技术可包含一适合的沉积工艺，例如化学气相沉积(cvd)工艺。
135.请参考图4d，可凹陷功函数层220a以形成一功函数层220，而功函数层220设置在半导体基底10的上表面101下方。在一些实施例中，可通过一蚀刻工艺而凹陷功函数层220a。在一些实施例中，可执行一等离子体蚀刻工艺以移除功函数层220a的一部分，以便形成凹陷的功函数层220。
136.请参考图4e，一介电结构30可形成在功函数层220上。在一些实施例中，介电结构30直接接触功函数层220。在一些实施例中，介电结构30可为或包括一氮化层，例如氮化硅。在一些实施例中，介电结构30的制作技术可包含一适合的沉积工艺，例如一化学气相沉积(cvd)工艺。
137.请参考图4f，可在功函数层220上执行一热处理p1。在一些实施例中，热处理p1用于活化该等掺杂区120。在一些实施例中，热处理p1在大于大约900℃或是大于大约1000℃的一温度下执行。在一些实施例中，热处理p1在大约1000℃的一温度下执行。在一些实施例中，热处理p1执行大约40秒到大约60秒。在一些实施例中，热处理p1执行大约50秒。在一些实施例中，当执行热处理p1时，缓冲结构230与介电层250直接接触功函数层220(例如该掺杂多晶硅层)。因此，形成包括在功函数层210与功函数层220之间的缓冲结构230的一半导体元件1。
138.图5是流程示意图，例示本公开一些实施例半导体元件的制备方法500。
139.制备方法500以步骤s51开始，其为提供一半导体基底。在一些实施例中，该半导体基底具有一沟槽。
140.制备方法500以步骤s52继续，其为一第一缓冲层形成在该沟槽中。
141.制备方法500以步骤s53继续，其为一掺杂多晶硅层形成在该沟槽中的该第一缓冲层上。
142.制备方法500以步骤s54继续，其为在该掺杂多晶硅层上执行一热处理。
143.制备方法500仅是一个例子，并不意指在将本公开限制在权利要求中所明确记载的范围之外。可以在制备方法500的每个步骤之前、期间或之后提供额外的步骤，并且对于该制备方法的额外实施例，可以替换、消除或移动所描述的一些步骤。在一些实施例中，制备方法500可包括在图5中未描述的进一步的步骤。在一些实施例中，制备方法500可包括在图5中所描绘的一个或多个步骤。
144.图6是流程示意图，例示本公开一些实施例半导体元件的制备方法600。
145.制备方法600以步骤s61开始，其为提供一半导体基底。在一些实施例中，该半导体基底具有一主动区。
146.制备方法600以步骤s62，其为一第一功函数层形成在该主动区中。
147.制备方法600以步骤s63，其为一第二功函数层形成在该主动区中的该第一功函数层上。
148.制备方法600以步骤s64，其为一缓冲结构形成在该第一功函数层与该第二功函数层之间。
149.本公开的一实施例提供一种半导体元件。该半导体元件包括一半导体基底以及一字元线结构。该半导体基底具有一主动区。该字元线结构设置在该半导体基底的该主动区中。该字元线结构包括一第一功函数层、一第二功函数层以及一缓冲结构。该第二功函数层设置在该第一功函数层上。该缓冲结构设置在该第一功函数层与该第二功函数层之间。
150.本公开的另一实施例提供一种半导体元件。该半导体元件包括一半导体基底以及一字元线结构。该半导体基底具有一沟槽。该字元线结构设置在该半导体基底的该沟槽中。该字元线结构包括一掺杂多晶硅层以及一缓冲结构。该缓冲结构直接接触该掺杂多晶硅层的一下表面。再另一实施例提供一种半导体元件的制备方法。该制备方法包括提供一半导体基底，该半导体基底具有一沟槽。该制备方法亦包括形成一第一缓冲层在该沟槽中。该制备方法还包括形成一掺杂多晶硅层在该沟槽中的该第一缓冲层上。该制备方法亦包括在该掺杂多晶硅层上执行一热处理
151.在该半导体元件中，由于该缓冲结构的设计，该功函数层与其相邻的多个层或多个膜之间的界面差异较小，因此该功函数层与其相邻的该等层或该等膜之间的界面处的该功函数层中的晶粒的再结晶程度可以是相对均匀，导致在热处理期间施加在该界面上的力相对均匀。因此，可通过一相对简化的工艺来减轻或避免孔洞(voids)的产生，并且不会对该半导体元件的电性效能产生不利影响。
152.虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离权利要求所定义的本公开的构思与范围。例如，可用不同的方法实施上述的许多工艺，并且以其他工艺或其组合替代上述的许多工艺。
153.再者，本技术案的范围并不受限于说明书中所述的工艺、机械、制造、物质组成物、手段、方法与步骤的特定实施例。本领域技术人员可自本公开的揭示内容理解可根据本公开而使用与本文所述的对应实施例具有相同功能或是达到实质上相同结果的现存或是未来发展的工艺、机械、制造、物质组成物、手段、方法、或步骤。据此，这些工艺、机械、制造、物质组成物、手段、方法、或步骤包含于本技术案的权利要求内。

技术特征：
1.一种半导体元件的制备方法，包括：提供一半导体基底，该半导体基底具有一沟槽；形成一第一缓冲层在该沟槽中；形成一掺杂多晶硅层在该沟槽中的该第一缓冲层上；以及在该掺杂多晶硅层上执行一热处理。2.如权利要求1所述的制备方法，其中该第一缓冲层的制作技术包含一原子层沉积工艺。3.如权利要求1所述的制备方法，其中该热处理在大于大约900℃的一温度下执行。4.如权利要求1所述的制备方法，还包括在执行该热处理之前，形成一第二缓冲层在该掺杂多晶硅层上。5.如权利要求4所述的制备方法，还包括在执行该热处理之前，形成一介电结构在该第二缓冲层上。6.如权利要求1所述的制备方法，还包括：形成一介电层在该沟槽中；形成一导电层在该介电层上；以及形成一阻障层在该导电层上，其中该第一缓冲层形成在该沟槽中的该阻障层上。7.如权利要求6所述的制备方法，其中该第一缓冲层直接接触该阻障层与该掺杂多晶硅层。8.如权利要求6所述的制备方法，其中该第一缓冲层与该介电层包括一相同材料。9.如权利要求6所述的制备方法，其中当执行该热处理时，该第一缓冲层与该介电层直接接触该掺杂多晶硅层。10.如权利要求1所述的制备方法，还包括在执行该热处理之前，形成一介电结构在该掺杂多晶硅层上。

技术总结
本公开提供一种半导体元件的制备方法。该制备方法包括提供一半导体基底，该半导体基底具有一沟槽。该制备方法也包括形成一第一缓冲层在该沟槽中。该制备方法还包括形成一掺杂多晶硅层在该沟槽中的该第一缓冲层上。该制备方法也包括在该掺杂多晶硅层上执行一热处理。法也包括在该掺杂多晶硅层上执行一热处理。法也包括在该掺杂多晶硅层上执行一热处理。


技术研发人员：纪呈彦 陈炜彤
受保护的技术使用者：南亚科技股份有限公司
技术研发日：2022.11.29
技术公布日：2023/9/22