一种带有单极电子通道的SICMOSFET及制备方法与流程

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一种带有单极电子通道的sic mosfet及制备方法
技术领域
1.本发明涉及半导体技术领域,一种带有单极电子通道的sic mosfet及制备方法。


背景技术:

2.sic材料是第三代宽禁带半导体材料的典型代表,由于其具有较高的临界击穿电场强度、较高的载流子饱和漂移速度、较高的热导率、工作频率高、高温条件下工作稳定等优势,能满足下一代电力电子装备对功率器件更大功率、更小体积和更恶劣条件下工作的需求,正逐步应用于电动汽车、太阳能发电、列车牵引设备、高压直流输电设备的功率电子系统领域。与传统硅功率器件相比,目前已实用化的sic功率模块可降功耗50%以上,从而减少甚至取消冷却系统,大幅度降低系统体积和重量,因此sic功率器件也被誉为带动“新能源革命”的“绿色能源”器件。。
3.但是sic材料的功率器件还有很大的改进空间。以sic mosfet为例,mosfet栅漏电容cgd的大小影响着mosfet动态性能的优劣,减小cgd能很好地优化其开关性能,减小动态损耗。mosfet的体二极管可靠性较低,工程上通常采用在mosfet漏极串联二极管来阻止寄生体二极管导通,然后在漏源极两端额外反并联肖特基二极管来提供新的续流通路,起到反向续流作用,但是其工艺较为复杂,易引起可靠性问题,且芯片面积有所增大,显然,这种方法极大地增加了电路设计的复杂性和成本费用。


技术实现要素:

4.本发明的目的是提供一种带有单极电子通道的sic mosfet及制备方法,该方法能够降低电路设计的复杂性,通过设计一个简易的单极电子通道实现了反向续流,降低了生产成本。
5.一种带有单极电子通道的sic mosfet,包括:n-layer区;
6.n-drift层蚀刻有沟槽;
7.沟槽侧壁掺杂有n-layer区;
8.n-drift层掺杂有p-well区,所述第一p-well区的位于n-layer区侧方,p-well区与n-layer区相连。
9.优选地,还包括:源极、第一栅极、第二栅极、漏极、第一n+区;
10.第一栅极和第二栅极嵌入于沟槽中;
11.第一栅极与源极相连;
12.第一n+区掺杂于n-drift上层且与漏极相连。
13.优选地,还包括:第二p-well区、第一p+区、第二p+区、第二n+区、第三n+区;
14.第二n+区、第三n+区位于n-drift层上层;
15.第一p+区、第二p+区位于n-drift层的上层;
16.第一p+区与第二n+区相连且位于源极下方;
17.第二p+区与第三n+区相连且位于源极下方;
18.第二p-well区位于第二p+区和第三n+区的下方。
19.优选地,还包括:将漏极设置在n-衬底下方。
20.优选地,n-layer区的厚度小于20nm。
21.优选地,第一p+区、第二n+区与源极形成欧姆接触;
22.第二p+区与第三n+区与源极形成欧姆接触;
23.第一n+区与漏极形成欧姆接触。
24.一种带有单极电子通道的sic mosfet制备方法,包括:
25.在n-drift层掺杂p-resurf区、p-well区和n-layer区;
26.在n-drift层掺杂第一n+区、第二n+区、第三n+区和第一p+区、第二p+区;
27.蚀刻沟槽;
28.沉积栅极;
29.沉积源极和漏极。
30.优选地,采用p/n离子注入掺杂形成p-resurf区、p-well区和n-layer区;
31.采用p+/n+离子注入掺杂形成第一n+区、第二n+区、第三n+区和第一p+区、第二p+区。
32.优选地,沉积栅极包括:
33.采用多晶硅沉积方法形成第一栅极和第二栅极;
34.将第一栅极与源极相连。
35.优选地,将n-layer区的厚度设置小于20nm。
36.本发明通过在沟槽旁边嵌入一个很薄的n-layer区,在sic mosfet反向传导时的开启电压比pn结小,形成了低势垒电子通道,让源极和漏极导通,起到续流作用,防止电路断电时产生的自感电势对功率器件造成损害,保护了功率器件不被反向电压击穿,并且不需要将sbd或jfet反并联集成就能起到反向续流的作用,大大降低了生产成本,缩短了工艺制备时间。
附图说明
37.此处的附图被并入说明书中并构成本说明书的一部分,标示出了符合本发明的实施例,并与说明书一起用于解释本发明的原理。
38.为了更清楚地说明本发明实施例或现有技术中的技术方案,下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍,显而易见地,对于本领域普通技术人员而言,在不付出创造性劳动性的前提下,还可以根据这些附图获得其他的附图。
39.图1为本发明的sic mosfet示意图;
40.图2为本发明的方法流程图;
41.图3为本发明的制备流程示意图;
42.图4为本发明的垂直结构装置示意图。
具体实施方式
43.下面将结合本发明实施例中的附图,对本发明实施例中的技术方案进行清楚、完整地描述,显然,所描述的实施例仅仅是本发明的一部分实施例,而不是全部的实施例。基
于本发明中的实施例,本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例,都属于本发明保护的范围。
44.需要说明,本发明实施例中所有方向性指示(诸如上、下、左、右、前、后
……
)仅用于解释在某一特定姿态(如附图所示)下各部件之间的相对位置关系、运动情况等,如果该特定姿态发生改变时,则该方向性指示也相应地随之改变。
45.另外,在本发明中涉及“第一”、“第二”等的描述仅用于描述目的,而不能理解为指示或暗示其相对重要性或者隐含指明所指示的技术特征的数量。由此,限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一种该特征。另外,各个实施例之间的技术方案可以相互结合,但是必须是以本领域普通技术人员能够实现为基础,当技术方案的结合出现相互矛盾或无法实现时应当认为这种技术方案的结合不存在,也不在本发明要求的保护范围之内。
46.sic mosfet在关断时会产生反向电势,反向电势过高会击穿sic mosfet,尽管sic mosfet存在固有的pn结体二极管可用于反向续流,但只能在零电压开关模式下实现续流,在一些硬开关变换器中,如半桥、全桥和llc电源系统,sic mosfet内部续流二极管需要在非零电压模式下完成续流,传统的sic mosfet内部寄生的体二极管反向恢复特性差,会产生很大的电流尖峰和关断浪涌电压,会损坏半导体器件,使得功率器件的电学性能大受影响。传统工程上通常采用在sic mosfet漏极串联二极管来阻止寄生体二极管导通,然后在漏源极两端额外反并联快恢复二极管来提供新的续流通路,显然,这种方法极大地增加了电路设计的复杂性和成本费用。
47.本发明通过在沟槽旁边嵌入一个很薄的n-layer区,在sic mosfet反向传导时的开启电压比pn结小,形成了低势垒电子通道,让源极和漏极导通,起到续流作用,防止电路断电时产生的自感电势对功率器件造成损害,保护了功率器件不被反向电压击穿,并且不需要将sbd或jfet反并联集成就能起到反向续流的作用,大大降低了生产成本,缩短了工艺制备时间。
48.实施例1
49.一种带有单极电子通道的sic mosfet,如图1,包括:n-layer区;
50.n-drift层蚀刻有沟槽;
51.n-layer的宽度由沟槽宽度控制也可以通过离子注入机进行控制,但是沟槽宽度控制更加简便,生产成本更低,离子注入机控制工艺流程复杂,生产效率低。
52.沟槽侧壁掺杂有n-layer区;
53.n-drift层掺杂有p-well区,所述第一p-well区的位于n-layer区侧方,p-well区与n-layer区相连。
54.sic-mosfet是碳化硅电力电子器件研究中最受关注的器件。碳化硅(sic)是一种由si(硅)和c(碳)构成的化合物半导体材料。不仅绝缘击穿场强是si的10倍,带隙是si的3倍,而且在器件制作时可以在较宽范围内控制必要的p型、n型,所以被认为是一种超越si极限的功率器件材料。sic的绝缘击穿场强是si的10倍,因此与si器件相比,能够以具有更高的杂质浓度和更薄的厚度的漂移层作出600v~数千v的高耐压功率器件。
55.si材料中越是高耐压器件,单位面积的导通电阻也越大(以耐压值的约2~2.5次方的比例增加),因此600v以上的电压中主要采用igbt(绝缘栅极双极型晶体管)。igbt通过
电导率调制,向漂移层内注入作为少数载流子的空穴,因此导通电阻比mosfet还要小,但是同时由于少数载流子的积聚,在turn-off时会产生尾电流,从而造成极大的开关损耗。sic器件漂层的阻抗比si器件低,不需要进行电导率调制就能够以mosfet实现高耐压和低阻抗。而且mosfet原理上不产生尾电流,所以用sic-mosfet替代igbt时,能够明显地减少开关损耗,并且实现散热部件的小型化。另外,sic-mosfet能够在igbt不能工作的高频条件下驱动,从而也可以实现无源器件的小型化。与600v~900v的si-mosfet相比,sic-mosfet的优势在于芯片面积小,可实现小型封装。
56.sic-mosfet不存在开启电压,所以从小电流到大电流的宽电流范围内都能够实现低导通损耗。而si-mosfet在150℃时导通电阻上升为室温条件下的2倍以上,与si-mosfet不同,sic-mosfet的上升率比较低,因此易于热设计,且高温下的导通电阻也很低。主要应用于工业机器电源、高效率功率调节器的逆变器或转换器中。
57.n-drift层为漂移层,能够提高sic mosfet的耐压能力,n-表示低浓度参杂,在mosfet截止时n-形成耗尽区,以保证mosfet具有标称的耐压。
58.p-well为倒掺杂阱,高能量大剂量植入离子到所需的深度,再低能量小剂量植入离子。不需长时间高温驱入,离子浓度最高的地方不是在表面,横向扩散比较小。用高能离子注入将杂质打入阱底部,这种阱不像常规的阱表面浓度最高,阱底部浓度最低,而是正相反,所以叫做倒阱。阱下面的离子浓度很大,倒掺杂阱可以有效改进mos器件的抗闩锁和穿通能力。
59.n-layer层为n型层,常掺入5价杂质元素形成n型层。n-layer层在sic mosfet接正向电压,即漏极为高电平时,会被旁边的第一p-well区耗尽,电子就无法从n-layer区通过,所以当sic mosfet接正向电压时,电流的方向为:漏极d-第一n+区-n-drift层-第二p-well区-第三n+区-源极。当sic mosfet接反向电压,即源极为高电平时,分裂栅极s(第一栅极)在n型层一侧感应出低势垒电子通道,形成了从n-drift到n+source的导电通道,起到续流作用,电流的方向为:源极s-第二n+区-n-layer区-n-drift区-第一n+区-漏极d,这条电流路径在反向传导期间比电流从源极s-第二n+区-第一p-well区-n-drift层-第一n+区-漏极d,具有更小的开启电压,能够起到反向续流的作用,更好的保护功率器件。
60.优选地,还包括:源极、第一栅极、第二栅极、漏极、第一n+区;
61.第一栅极和第二栅极嵌入于沟槽中;
62.第二栅极嵌入沟槽中是为了开启沟道,第一栅极嵌入沟槽中是为了感应出低势垒电子通道形成反向电流,并且还能够屏蔽源极和漏极的耦合,减少qgd和关断损耗。
63.第一栅极与源极相连;
64.在源极接电压的时候第一栅极也相应带有电压,第一栅极的作用相当于源极。
65.第一n+区掺杂于n-drift上层且与漏极相连。
66.第一栅极为分裂栅极s,第二栅极为g,第一栅极与源极相连,作用相当于源极,源极和第一栅极导通,而第二栅极的作用为控制沟道开启,在sic mosfet接正向电压时,第二栅极下方开启沟道让电流通过,第二栅极的大小和位置会影响正向电流的大小,在一定范围内,第二栅极越大,位置越靠近n-drift下方,形成的沟道就越大,能通过的电子就越多,正向电流就越大,设置第一栅极的目的为控制n-layer这条电子通道的开关和减少米勒效应降低关断损耗。在一定范围内,第一栅极的位置和大小会影响n型层电子通道的形成,第
一栅极设置越大位置越靠近n-layer区,就会更容易让n-layer区感应出低势垒通道,增加反向电流。
67.mos管的米勒效应会在高频开关电路中,延长开关频率、增加功耗、降低系统稳定性。cgs称为gs寄生电容,cgd称为gd寄生电容,输入电容ciss=cgs+cgd,输出电容coss=cgd+cds,反向传输电容crss=cgd,也叫米勒电容。
68.米勒效应指其输入输出之间的分布电容cgd在反相放大的作用下,使得等效输入电容值放大的效应,米勒效应会形成米勒平台。栅极电压、电流变化三个阶段分别是:
69.阶段1:栅极电压从0v开始增加到mos管导通过程。在此过程中,miller电容不起作用,是驱动电压通过栅极电阻给cgs充电过程;
70.阶段2:mos管导通,使得mos管漏极电压下降,通过miller电容将栅极充电电流吸收到漏极,造成cgs充电减小,形成电压平台;
71.阶段3:miller电容充满,栅极电流向cgs,cgd充电,直到充电结束。
72.在电感负载下,由于miller效应mosfet的开关过程明显拉长了。mosfet的开启是一个从无到有的过程,mosfet的漏极极和源极极重叠时间越长,mosfet的导通损耗越大。因为有了米勒电容,有了米勒平台,mosfet的开启时间变长,mosfet的导通损耗必定会增大。
73.mosfet工作状态有两种:断开状态和导通状态。断开状态时,流过开关的电流为0,虽然开关两端电压不为0,但p=ui=0,所以不消耗功率。导通状态时,开关上流过电流,但开关两端电压为0,同样p=ui=0。实际上开关器件开关时总有一个过渡状态,会导致开关损耗。而且开关损耗与开关频率成正比
74.开关损耗包括导通损耗和截止损耗。导通损耗产生的原因:导通瞬间开关器件电压的不能马上降为0,而电流从0已上升,因此在开关管上产生电压电流交替现象,而产生损耗电压不能马上降为0的原因是开关器件上有寄生电容,电容上电压不能突变,即不能马上降为0,从而产生功率损耗。在导通过程中,寄生电容的储能通过开关器件放掉而损失。关断损耗产生的原因:截止瞬间开关器件电流不能马上降为0,而电压已经从0上升,在开关器件上产生电压电流交替现象。电流不能马上为0的原因是,与开关器件连接的电路中有寄生电感,阻碍电流变化。并且逆变电路中变压器是电感元件,当开关突然关断时,电感元件电流不能突变,并会产生很大的反激电压,阻碍电流变化,通过电路加在开关管上,产生比较大的损耗。提高开关速度不但不能消除损耗,反而会使反激电压越大,损耗更大。
75.一般情况下,关断损耗比导通损耗大很多。因为导通变截止时,功率管大电流突然降为0时,产生较大的反激电压,从而使开关管功率损耗比较大。减少开关损耗,关键是减少关断损耗
76.因为mos管制造工艺,必定产生cgd,也就是米勒电容必定存在,所以米勒效应不可避免。但可以通过减少栅极-漏极电荷qgd来减少miller效应的影响。本发明通过在栅极g和漏极d之间插入一个源极s,有效屏蔽了栅极和漏极的耦合,从而减少了米勒效应,降低了关断损耗。
77.优选地,还包括:第二p-well区、第一p+区、第二p+区、第二n+区、第三n+区;
78.第二n+区、第三n+区位于n-drift层上层;
79.将n+区和p+区设置在n-drift层的上层是为了能够和源极、漏极进行接触,形成回路。
80.第一p+区、第二p+区位于n-drift层的上层;
81.第一p+区与第二n+区的位置可以互换、第二p+区与第三n+区的位置可以互换。本发明对p+区和n+区的范围和浓度没有要求,可以根据实际情况做出调整。
82.第一p+区与第二n+区相连且位于源极下方;
83.第二p+区与第三n+区相连且位于源极下方;
84.第二p-well区位于第二p+区和第三n+区的下方。
85.现有技术为提高sic mosfet反向续流改进的结构的主要特征在于集成了一个肖特基结用于反向续流,p型保护区和肖特基金属与源极相连。mosfet正向导通时,肖特基结处于反偏状态,正向电流全部流经沟道;反向续流时,由于肖特基二极管的开启电压小于pn结(p-body/n-drfit结)二极管,因此集成的肖特基二极管先于体二极管导通,电流流经肖特基结,续流损耗和反向恢复损耗因此大大降低。
86.但是这种方法所需要的工艺流程比本发明的更加复杂,工艺参数更难控制,制成的芯片面积也会更大,本发明只需要开设一条电子通道,当sic mosfet接反向电压时,这条电子通道的开启电压小于pn结(p-well/n-drift结),会先于pn结导通,当断电时出现反向电动势的时候,可以通过这条线路释放掉,保护元件不被感应电压击穿或烧坏,可以有效地保护电路的稳定性和安全性。并且这条通路比传统技术中并联肖特基二极管续流的导通电压更低,速度更快,反向恢复时间更小,损耗低,开关效率高,还能降低封装成本,为工厂制作芯片工艺提高一种更高效使用的参考。
87.优选地,还包括:将漏极设置在n-衬底下方。
88.常用的sic mosfet的漏极设置不是固定的,可以将漏极d设置为水平结构,如图1所示;也可以将漏极d设置为垂直结构,如图4所示。两种结构是等效的,电流方向也是相同的,垂直结构时,当sic mosfet接正向电压时,即漏极d接高电平时,分裂栅极在n型层一侧感应出低势垒电子通道,形成了从n-drift到n+source的导电通道,起到续流作用,电流方向为:漏极d-n-sub层-n-drift层-p-well区-n+区-源极s;当sic mosfet接反向电压时,即源极接高电平时,电流方向为:源极s-n+区-n-layer区-n-drift层-n-sub层-漏极d。
89.优选地,n-layer区的厚度小于20nm。
90.在pn结中,由于载流子浓度的梯度,空穴、电子会通过扩散作用的形式分别向掺杂浓度低的n区、p区移动。扩散作用产生的少数载流子会产生一个内在电场。这个电场会使载流子发生漂移运动,这一运动与扩散的方向正好相反,二者会达成动态平衡。这两种作用的结果是在pn结处形成一个电子、空穴都很稀少的耗尽层。因为耗尽层中载流子少,其特征类似电容,这一电容也被称为结电容。p区耗尽n区的能力有限,如果n-layer区的厚度太宽,p区就无法将n区全部耗尽,形成击穿路径,sic mosfet就会漏电,导致sic mosfet的反向耐压能力下降。所以n-layer区的厚度要设置的能让p区在正向接压时能够耗尽的厚度,在sic mosfet接反向电压时,能够让电子从n-layer区通过,形成反向续流通路,保护sic mosfet不被反向电势击穿。
91.优选地,第一p+区、第二n+区与源极形成欧姆接触;
92.第二p+区与第三n+区与源极形成欧姆接触;
93.采用欧姆接触的目的是降低接触电阻,减少功率损害和发热,提高sic mosfet使用寿命。源极金属与半导体p+/n+区欧姆接触,能够提高sic mosfet工作性能。
94.第一n+区与漏极形成欧姆接触。
95.漏极金属与半导体p+/n+区欧姆接触,能够提高sic mosfet工作性能,
96.半导体与金属接触时,会形成势垒层,但当半导体掺杂浓度很高时,电子可借隧道效应穿过势垒,从而形成低阻值的欧姆接触。欧姆接触对半导体器件非常重要,形成良好的欧姆接触有利于电流的输入和输出,对不同半导体材料常选择不同配方的合金作欧姆接触材料。本发明设置的源极、漏极金属采用铜、铝、银、镍、锌或者合金,能够更好的mosfet基本电性参数,低的欧姆接触电阻可以提高sic mosfet的工作频率和效率,降低能量损耗。
97.实施例2
98.一种带有单极电子通道的sic mosfet制备方法,如图3,包括:
99.s100在n-drift层掺杂p-resurf区、p-well区和n-layer区;
100.具体而言,衬底的最低掺杂浓度为3
×
10
14-1
×
10
15
cm-3
,p-well阱区掺杂浓度要求比阱区外高5-10倍,n-layer区的离子浓度为1
×
10
16-1
×
10
17
cm-3

101.s200在n-drift层掺杂第一n+区、第二n+区、第三n+区和第一p+区、第二p+区;
102.具体而言,对于源漏区的掺杂,n+/p+的离子浓度高达10
20
cm-3

103.s300蚀刻沟槽;
104.具体而言,蚀刻出的沟槽的第一侧会将n-layer区全部挖掉,为了减少计算,降低生产成本,蚀刻时沟槽的第一侧会稍许超出n-layer区的宽度,以此避免精确的计算和精准的操作,降低了操作难度,蚀刻沟槽的第二侧宽度可以根据实际情况调节,范围在0-20nm之间,无需精准的控制沟槽宽度,只需要保证n-layer区的宽度足以被p-well区耗尽即可。
105.s400沉积栅极;
106.具体而言,第一栅极和第二栅极的宽度可以根据实际情况设置,根据沟道的开启需要设置第二栅极,根据屏蔽源极和漏极的程度设置第一栅极。
107.s500沉积源极和漏极。
108.将源极沉积在p+和n+上方,并与第一栅极接触,第二栅极不与源极接触,第一栅极起到源极的作用,第一栅极沉积在沟槽中,可以屏蔽源极跟漏极的耦合,降低关断损耗,漏极可以设置为平行结构和垂直结构。
109.本发明还可以先蚀刻沟槽再进行在n-drift层掺杂p-resurf区、p-well区n-layer区、第一n+区、第二n+区、第三n+区和第一p+区、第二p+区的掺杂,但显然在制作过程中会麻烦很多,并且n-layer区的宽度很难控制,大大提高了工艺流程的复杂性和生产成本。按照掺杂区的堆叠次序依次进行掺杂,然后通过蚀刻沟槽来控制n-layer区宽度的大小,因为沟槽的宽度决定了n-layer区的宽度,沟槽越宽,n-layer区的宽度越小,沟槽越窄,n-layer区的宽度越大,按照实际情况蚀刻沟槽来控制n-layer区的宽度。p-resurf区用于提高耐压性能,resurf就是在n-drift中继续埋入一层p-buried,使得n-drift中的空间电荷区分布更大,同时调制电场分布,改变反向击穿的节点。
110.掺杂的具体步骤包括:
111.1.预清洗与刻蚀。
112.2.炉管淀积。
113.3.去釉。
114.预清洗与刻蚀:淀积前的晶圆要先经过预清洗工艺去除微粒与沾污。所用化学品
及工艺与氧化前的清洗相同。预清洗后,晶圆由hf或与水的溶液进行化学刻蚀,以去除晶圆暴露表面上可能长出的氧化物。晶圆暴露在空气中或化学预清洗都可能形成晶圆表面的氧化物。氧化物的去除对于杂质能否阻止进入晶圆表面是必需的。刻蚀时间与浓度必须很好地平衡,以避免掩膜氧化层被去除或变得过薄。
115.炉管淀积:淀积工艺像氧化工艺一样,最少需要三个循环。第一个循环是上料循环,此过程在氮气环境中进行。第二个循环是淀积掺杂循环。第三个循环是下料循环,此过程也是在氮气环境中进行的。
116.晶圆在舟上垂直放置或与炉管的轴向平行。垂直放置可以达到最大的放置密度,但由于晶圆阻碍气体流动,可能导致均匀度问题。对于均一掺杂,气体在各晶圆间必须混合均匀。平行的放置方式由于气体能无阻碍地在晶圆间流动,从而提供均匀性上的优势,缺点是装片密、度低。在两种放置方式中,都用假片放置在舟的前后端,以保证中间器件晶圆的均匀掺杂。
117.优选地,采用p/n离子注入掺杂形成p-resurf区、p-well区和n-layer区;
118.采用p+/n+离子注入掺杂形成第一n+区、第二n+区、第三n+区和第一p+区、第二p+区。
119.离子注入法:三价元素的离子被加速进入固体靶标,从而改变靶标的物理,化学或电学性质。离子注入被用于半导体器件的制造,金属表面处理以及材料科学研究中。离子注入过程的离子能量范围从极浅结的0.1kev低能量到阱区注入的1mev高能量,带能量的离子穿过标靶后逐渐通过与衬底原子碰撞失去能量,并最后停留在衬底中。
120.离子注入的优点是能精确控制杂质的总剂量、深度分布和面均匀性,而且是低温工艺(可防止原来杂质的再扩散等),同时可实现自对准技术(以减小电容效应)。
121.在工艺流程中,光刻的下一道工序就是刻蚀或离子注入。在做离子注入时,有光刻胶保护的地方,离子束无法穿透光刻胶;在没有光刻胶的地方离子束才能被注入到衬底中实现掺杂。因此,用于离子注入工艺的光刻胶必须要能有效地阻挡离子束。
122.集成电路前道制程中有许多光刻层之后的工艺是离子注入(ion implantation),这些光刻层被称为离子注入光刻层(implant layers)。离子注入完成后,晶圆表面的光刻胶必须被清除掉,清除离子注入后的光刻胶是光刻工艺中的一个难点。对清除工艺的要求包括:
123.干净彻底地去除衬底上的光刻胶;
124.尽量避免衬底损伤表面,特别是离子注入区域(即没有光刻胶的区域);
125.尽量避免对器件(如栅极的金属)造成伤害。
126.高能离子注入的优势多样性:原则上任何元素都可以作为注入离子;形成的结构可不受热力学参数(扩散、溶解度等)限制;不改变:不改变工件的原有尺寸和粗糙度等;适合于各类精密零件生产的最后一道工序;牢固性:注入离子直接和材料表面原子或分子结合,形成改性层,改性层和基底材料没有清晰的界面,结合牢靠,不存在脱落的现象;不受限:注入过程在材料温度低于零下、高到几百上千度都可以进行;可对那些普通方法不能处理的材料进行表面强化,如塑料、回火温度低的钢材等。
127.优选地,沉积栅极包括:
128.采用多晶硅沉积方法形成第一栅极和第二栅极;
129.将第一栅极与源极相连。
130.化学气相沉积是一种添加工艺,将在晶圆表面沉积一层薄膜层。高温化学气相沉积(cvd)过程包括外延硅沉积、选择性外延工艺、多晶硅沉积和低压化学气相(lpcvd)氮化硅沉积。多晶硅就作为栅极材料使用,同时也广泛用于dram芯片的电容器电极。硅化物叠在第一层多晶硅(poly1)上形成栅电极和局部连线,第二层多晶硅(poly2)形成源极/漏极和单元连线之间的接触栓塞。硅化物叠在第三层多晶硅(poly3)上形成单元连线,第四层多晶硅(poly4)和第五层多晶硅(poly5)则形成储存电容器的两个电极,中间所夹的是高介电系数的电介质。为了维持所需的电容值,可以通过使用高介电系数的电介质减少电容的尺寸。多晶硅沉积是一种低压化学气相沉积(lpcvd),一般在真空系统的炉管中进行。多晶硅沉积一般采用硅烷(sih4)化学反应。高温条件下硅烷将分解并在加热表面形成硅沉积,通过在反应室内(即炉管中)将三氢化砷(ah3)、三氢化磷(ph3)或二硼烷(b2h6)的掺杂气体直接输入硅烷或dcs的硅材料气体中,就可以进行临场低压化学气相沉积(lpcvd)的多晶硅掺杂过程。一般情况下,多晶硅沉积是在0.2一1.0torr的低压条件及600、650℃之间的沉积温度下进行,使用纯硅烷或以氮气稀释后纯度为20%到30%的硅烷。这两种沉积过程的沉积速率都在之间,主要由沉积时的温度决定。晶圆内的薄膜厚度不均匀性低于4%。
131.多晶硅沉积过程如下:系统闲置时注入吹除净化氮气;系统闲置时注入工艺氮气;注入工艺氮气并载入晶圆;注入工艺氮气并降下反应炉管(钟形玻璃罩);关掉氮气,抽真空使反应室气压降低到基本气压(小于2mtorr);注入氮气并稳定晶圆温度、检查漏气;关掉氮气,抽真空使气压回升到基本气压(小于2mtorr);注入氮气并设置工艺过程所需的气压(约250mtorr);开启si比气流并关掉氮气,开始沉积;关掉硅烷气流并打开栅极活塞,抽真空使气压回升到基本气压;关闭栅极活塞,注入氮气并将气压提高到一个大气压力;注入氮气降低晶圆温度,然后升起钟形玻璃罩;注入工艺氮气并卸载晶圆;系统闲置时注入吹除净化氮气。多晶硅薄膜的电阻率很大程度上取决于沉积时的温度、掺杂物浓度及退火温度,而退火温度又会影响晶粒的大小。增加沉积温度将造成电阻率降低,提高掺杂物浓度会降低电阻率,较高的退火温度将形成较大尺寸晶粒,并使电阻率随之下降。多晶硅的晶粒尺寸越大,其刻蚀工艺就越困难,这是因为大的晶粒尺寸将造成粗糙的多晶侧壁,所以必须在低温下进行多晶硅沉积以获得较小的晶粒尺寸,经过多晶硅刻蚀和光刻胶剥除,再经过高温退火形成较大的晶粒尺寸和较低的电阻率。某些情况是在450℃左右沉积非晶态硅后再进行图形化、刻蚀及退火,最后形成具有更大、更均匀晶粒尺寸的多晶硅。
132.优选地,将n-layer区的厚度设置小于20nm。
133.p区耗尽n区的能力有限,如果n-layer区的厚度太宽,p区就无法将n区全部耗尽,形成击穿路径,sic mosfet就会漏电,导致sic mosfet的反向耐压能力下降。所以n-layer区的厚度要设置的能让p区在正向接压时能够耗尽的厚度,在sic mosfet接反向电压时,能够让电子从n-layer区通过,形成反向续流通路,保护sic mosfet不被反向电势击穿。
134.在具体制备过程中,n-layer区的宽度是通过蚀刻沟槽的宽度决定的,在沟槽蚀刻过程中,如图1,第一端的n-layer区被完全去除,第二端的n-layer区被保留,宽度小于20nm,为了使第一端的n-layer区能够被完全去除并且降低成本,本发明在设置蚀刻沟槽的宽度时通常会在第一端超出n-layer区稍许距离来保证n-layer区被完全去除并且降低成本,无需精准地操作将n-layer刚刚好去除,在设置第二端的宽度时,只需将距离范围控制
在0-20nm之间即可,大大提高了成品率,降低了生产成本,提高了生产效率。
135.本发明通过在沟槽旁边嵌入一个很薄的n-layer区,在sic mosfet反向传导时的开启电压比pn结小,形成了低势垒电子通道,让源极和漏极导通,起到续流作用,防止电路断电时产生的自感电势对功率器件造成损害,保护了功率器件不被反向电压击穿,并且不需要将sbd或jfet反并联集,降低了封装成本,缩短了工艺制备时间。
136.以上所述仅是本发明的具体实施方式,使本领域技术人员能够理解或实现本发明。对这些实施例的多种修改对本领域的技术人员来说将是显而易见的,本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下,在其它实施例中实现。因此,本发明将不会被限制于本文所示的这些实施例,而是要符合与本文所申请的原理和新颖特点相一致的最宽的范围。

技术特征:
1.一种带有单极电子通道的sic mosfet,其特征在于,包括:n-layer区;n-drift层蚀刻有沟槽;沟槽侧壁掺杂有所述n-layer区;n-drift层掺杂有第一p-well区,所述第一p-well区的位于所述n-layer区侧方,所述第一p-well区与所述n-layer区相连。2.根据权利要求1所述的一种带有单极电子通道的sic mosfet,其特征在于,还包括:源极、第一栅极、第二栅极、漏极、第一n+区;所述第一栅极和所述第二栅极嵌入于沟槽中;所述第一栅极与所述源极相连;所述第一n+区掺杂于n-drift上层且与所述漏极相连。3.根据权利要求2所述的一种带有单极电子通道的sic mosfet,其特征在于,还包括:第二p-well区、第一p+区、第二p+区、第二n+区、第三n+区;所述第二n+区、第三n+区位于n-drift层上层;所述第一p+区、第二p+区位于n-drift层的上层;所述第一p+区与所述第二n+区相连且位于所述源极下方;所述第二p+区与所述第三n+区相连且位于所述源极下方;所述第二p-well区位于所述第二p+区和所述第三n+区的下方。4.根据权利要求2所述的一种带有单极电子通道的sic mosfet,其特征在于,还包括:将所述漏极设置在n-衬底下方。5.根据权利要求1所述的一种带有单极电子通道的sic mosfet,其特征在于,所述n-layer区的厚度小于20nm。6.根据权利要求2所述的一种带有单极电子通道的sic mosfet,其特征在于,所述第一p+区、第二n+区与源极形成欧姆接触;第二p+区与第三n+区与源极形成欧姆接触;第一n+区与漏极形成欧姆接触。7.一种带有单极电子通道的sic mosfet制备方法,其特征在于,包括:在n-drift层掺杂p-resurf区、p-well区和n-layer区;在n-drift层掺杂第一n+区、第二n+区、第三n+区和第一p+区、第二p+区;蚀刻沟槽;沉积栅极;沉积源极和漏极。8.根据权利要求7所述的一种带有单极电子通道的sic mosfet制备方法,其特征在于,采用p/n离子注入掺杂形成所述p-resurf区、p-well区和n-layer区;采用p+/n+离子注入掺杂形成第一n+区、第二n+区、第三n+区和第一p+区、第二p+区。9.根据权利要求7所述的一种带有单极电子通道的sic mosfet制备方法,其特征在于,所述沉积栅极包括:采用多晶硅沉积方法形成第一栅极和第二栅极;将第一栅极与源极相连。10.根据权利要求7所述的一种带有单极电子通道的sic mosfet制备方法,其特征在
于,将所述n-layer区的厚度设置小于20nm。

技术总结
本发明提供一种带有单极电子通道的SIC MOSFET及制备方法,该SIC MOSFET包括:N-layer区;N-Drift层蚀刻有沟槽;沟槽侧壁掺杂有N-layer区;N-Drift层掺杂有P-well区,所述第一P-well区的位于所述N-layer区侧方,P-well区的与所述N-layer区相连。本发明能够降低电路设计的复杂性,通过设计一个简易的单极电子通道实现了反向续流,降低了生产成本。降低了生产成本。降低了生产成本。


技术研发人员:乔凯
受保护的技术使用者:天狼芯半导体(成都)有限公司
技术研发日:2023.05.26
技术公布日:2023/9/20
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