碳化硅器件及其制备方法与流程

1.本发明涉及半导体技术领域，尤其涉及一种碳化硅器件及其制备方法。


背景技术：

2.碳化硅器件碳化硅(sic)材料因其优越的物理特性，广泛受到人们的关注和研究。其高温大功率电子器件具备输入阻抗高、开关速度快、工作频率高、耐高温高压等优点，在开关稳压电源、高频加热、汽车电子以及功率放大器等方面取得了广泛应用。
3.现有的碳化硅器件的栅极氧化层的形成通常是以高温氧化方式来实现。通过加热碳化硅表面来生长二氧化硅。碳化硅(silicon carbide，sic)的氧化过程会于氧化物/碳化硅界面层产生积聚碳团及高密度的积存电荷，而且sic/sio2界面粗糙，存在较多的界面缺陷。又因为sio2的介电常数较低，常常会出现栅极氧化层提前击穿的现象。


技术实现要素：

4.本发明的主要目的在于提供一种碳化硅器件及其制备方法，旨在解决现有的碳化硅器件常出现栅极氧化层提前击穿的问题。
5.为实现上述目的，本发明提供一种碳化硅器件的制备方法，包括以下步骤：
6.依次层叠制备n型sic衬底、n型漂移区及pw区；
7.在pw区上的第一区域内注入n型杂质形成n+接触区；
8.在pw区上的第二区域内注入p型杂质形成p+接触区，获得中间器件，其中，所述p+接触区延伸至所述n型漂移区；
9.将所述中间器件氧化；
10.在pw区上的第三区域处刻蚀形成沟槽并在所述沟槽底部注入p型杂质形成p+保护层，其中，所述p+保护层覆盖所述沟槽底部的拐角处，所述第一区域、第二区域及所述第三区域互不相同；
11.在所述p+保护层上沉积al2o3、sin或铪基材料，形成介质层；
12.依次制备栅电极、源电极和漏电极，获得所述碳化硅器件。
13.优选地，所述依次层叠制备n型sic衬底、n型漂移区及pw区的步骤包括：
14.通过浓度为1e17/cm
3-1e19/cm3的n型sic生长形成n型sic衬底；
15.通过浓度为1e14/cm
3-1e16/cm3的n型sic在所述n型sic衬底上生长形成所述n型漂移区；
16.通过1e17/cm
3-5e17/cm3的p型杂质在所述n型漂移区上生长形成所述pw区。
17.优选地，所述在pw区上的第一区域内注入n型杂质形成n+接触区的步骤包括：
18.在所述pw区上铺设一层光刻胶；
19.将所述第一区域处对应的所述光刻胶剔除，以露出所述第一区域下方的所述pw区；
20.将浓度为1e18/cm
3-1e19/cm3的n型杂质注入所述第一区域下方的所述pw区，形成
所述n+接触区。
21.优选地，所述在pw区上的第二区域内注入p型杂质形成p+接触区，获得中间器件的步骤包括：
22.在所述pw区上铺设一层光刻胶；
23.将所述第二区域处对应的所述光刻胶剔除，以露出所述第二区域下方的所述pw区，其中，所述第二区域位于所述pw区的边缘，且两个所述第一区域均位于两个所述第二区域之间；
24.将浓度为1e18/cm
3-1e19/cm3的p型杂质注入所述第一区域下方的所述pw区，形成所述p+接触区，获得所述中间器件，其中，所述p+接触区贯通所述pw区并延伸至所述n型漂移区。
25.优选地，所述将所述中间器件氧化的步骤包括：
26.将所述中间器件放入扩散炉中，以1700℃～1900℃对所述中间器件加热200min～300min，以使所述中间器件氧化。
27.优选地，所述在pw区上的第三区域处刻蚀形成沟槽并在所述沟槽底部注入p型杂质形成p+保护层的步骤包括：
28.在所述pw区上铺设一层光刻胶；
29.将第三区域对应的所述光刻胶剔除，以露出所述第三区域下方的所述pw区，其中，所述第三区域位于两个所述第一区域之间；
30.在所述第三区域下方的所述pw区上刻蚀形成贯通所述pw区并延伸至所述n型漂移区的沟槽；
31.将浓度为1e18/cm
3-1e19/cm3的p型杂质注入所述沟槽的槽底，形成所述p+保护层。
32.优选地，所述依次制备栅电极、源电极和漏电极，获得所述碳化硅器件的步骤包括：
33.在所述pw区上沉积栅极金属，并刻蚀外露于所述沟槽的栅极金属，形成与所述沟槽的顶部平齐的所述栅电极；
34.在所述pw区上生长形成一层imd层，其中，所述imd覆盖所述栅电极；
35.在所述imd层的第四区域处铺设一层光刻胶，并将除所述第四区域外的所述imd层刻蚀，形成隔离层，其中，所述隔离层将所述栅电极完全遮挡；
36.在所述pw区上生长金属ni形成所述源电极，其中，所述源电极覆盖所述隔离层；
37.在所述n型sic衬底上生长金属ni形成所述漏电极。
38.优选地，所述在所述pw区上沉积栅极金属，并刻蚀外露于所述沟槽的栅极金属，形成所述栅电极的步骤包括：
39.在所述pw区上沉积al或ni，形成过渡层；
40.通过干法刻蚀工艺或cmp工艺将外露于所述沟槽的所述过渡层全部刻蚀，形成所述栅电极。
41.优选地，所述过渡层的厚度为1μm～2μm，所述imd层的厚度为1μm～2μm，所述源电极的厚度为1μm～3μm，所述漏电极的厚度为1μm～3μm。
42.本发明还提供一种碳化硅器件，包括依次层叠设置的漏电极、衬底层、n型漂移区、pw区和源电极，所述pw区上开设有沟槽，所述沟槽的槽底形成一层p+保护层，所述p+保护层
上设置有一层介质层，所述p+保护层上设置有栅电极，所述栅电极填满所述沟槽且所述栅电极的顶部与所述沟槽的顶部平齐，所述沟槽的槽口处设置有imd层，所述imd层覆盖所述沟槽并将所述沟槽完全遮挡，所述源电极覆盖所述imd层，所述pw区的两侧边缘形成有p+接触区，所述p+接触区贯通所述pw区并延伸至所述n型漂移区，两个所述p+接触区与所述沟槽的两侧侧壁之间分别对应形成有n+接触区。
43.在本发明的技术方案中，碳化硅器件为沟槽型碳化硅器件，沟槽型sic功率mosfet的栅槽暴露在耐压的漂移区中，在阻断情况下，沟槽拐角存在电场拥挤效应，使得栅极氧化层电场峰值远超sio2材料的临界击穿电场，更容易造成器件栅极氧化层提前击穿。因此在沟槽处设置一层p型杂质形成的p+保护层用于保护栅极介质的拐角处，同时将栅极氧化层的材质更换为al2o3、sin或铪基材料，上述材料具有更高的介电常数，可以在相同的厚度下拥有更高的临界击穿电场，使得栅极氧化层不易被击穿，减小栅极氧化层被提前击穿的概率。
附图说明
44.为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图示出的结构获得其他的附图。
45.图1为本发明一实施例碳化硅器件的制备方法的流程图；
46.图2为本发明一实施例碳化硅器件的制备方法的步骤s200的细化流程图；
47.图3为本发明一实施例碳化硅器件的制备方法的步骤s300的细化流程图；
48.图4为本发明一实施例碳化硅器件的制备方法的步骤s500的细化流程图；
49.图5为本发明一实施例碳化硅器件的制备方法的步骤s700的细化流程图；
50.图6为本发明一实施例碳化硅器件对应步骤s100的结构示意图；
51.图7为本发明一实施例碳化硅器件对应步骤s200的结构示意图；
52.图8为本发明一实施例碳化硅器件对应步骤s300的结构示意图；
53.图9为本发明一实施例碳化硅器件对应步骤s500的结构示意图；
54.图10为本发明一实施例碳化硅器件对应步骤s600的结构示意图；
55.图11为本发明一实施例碳化硅器件的结构示意图。
56.附图标号说明：
57.标号名称标号名称1碳化硅器件43介质层10n型sic衬50栅电极20n型漂移区51源电极30pw区52漏电极40n+接触区53imd层41p+接触区60沟槽42p+保护层
ꢀꢀ
58.本发明目的实现、功能特点及优点将结合实施例，参照附图做进一步说明。
具体实施方式
59.下面将结合本实施例中的附图，对本实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
60.需要说明，本实施例中所有方向性指示(诸如上、下、左、右、前、后
……
)仅用于解释在某一特定姿态(如附图所示)下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。
61.另外，在本发明中如涉及“第一”、“第二”等的描述仅用于描述目的，而不能理解为指示或暗示其相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在本发明的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。
62.在本发明中，除非另有明确的规定和限定，术语“连接”、“固定”等应做广义理解，例如，“固定”可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系，除非另有明确的限定。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
63.另外，本发明各个实施例之间的技术方案可以相互结合，但是必须是以本领域普通技术人员能够实现为基础，当技术方案的结合出现相互矛盾或无法实现时应当认为这种技术方案的结合不存在，也不在本发明要求的保护范围之内。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
64.本发明提出一种碳化硅器件的制备方法。
65.请结合图1和图6至图11，本实施例的碳化硅器件的制备方法，包括以下步骤：
66.s100：依次层叠制备n型sic衬底、n型漂移区及pw区；
67.可以理解地，n型漂移区20及pw区30均为sic材质，但其浓度不同，且n型漂移区20为n型sic，pw区30为p型sic，其中，n型sic是通过在sic晶格中掺入一些杂质(通常是氮或磷)来实现的。这些杂质会提供额外的自由电子，使得n型sic具有多余的电子载流子(电子)p型sic是通过在sic晶格中掺入一些其他的杂质(通常是铝、硼等)来实现的。这些杂质会带走一些电子，从而在晶格中形成空穴(缺少电子的位置)，使得p型sic具有多余的空穴载流子(空穴)；
68.s200：在所述pw区上的第一区域内注入n型杂质形成n+接触区；
69.n+接触区41的数量为两个，且分别位于pw区30靠近两侧边缘的位置，使得n型杂质与pw区30形成欧姆接触；
70.s300：在所述pw区上的第二区域内注入p型杂质形成p+接触区，获得中间器件，其中，所述p+接触区延伸至所述n型漂移区；
71.p+接触区42的数量也为两个，切分别位于两个n+接触区41的外侧，
72.s400：将所述中间器件氧化；
73.通过高温氧化中间器件，以激活其中的n型杂质和p型杂质；
74.s500：在所述pw区上的第三区域处刻蚀形成沟槽并在所述沟槽底部注入p型杂质
形成p+保护层，其中，所述p+保护层覆盖所述沟槽底部的拐角处，所述第一区域、第二区域及所述第三区域互不相同；
75.p+保护层42覆盖沟槽的拐角处，并呈圆弧状，以减轻应力集中，使得栅电极的机械强度增加，延长使用寿命，同时还能减轻电场拥挤效应，使电场均匀分布，降低电场强度，有利于碳化硅器件1的电性能优化；
76.s600：在所述p+保护层上沉积al2o3、sin或铪基材料，形成介质层；
77.al2o3、sin或铪基材料的介电常数都较高，在相同的厚度下拥有更高的临界击穿电场，使得栅极氧化层不易被击穿；
78.s700：依次制备栅电极、源电极和漏电极，获得所述碳化硅器件。
79.在本发明的技术方案中，碳化硅器件1为沟槽型碳化硅器件，沟槽型sic功率mosfet的栅槽暴露在耐压的漂移区中，在阻断情况下，沟槽60拐角存在电场拥挤效应，使得栅极氧化层电场峰值远超sio2材料的临界击穿电场，更容易造成器件栅极氧化层提前击穿。因此在沟槽60处设置一层p型杂质形成的p+保护层42用于保护栅极介质的拐角处，同时将栅极氧化层(即介质层43)的材质更换为al2o3、sin或铪基材料，上述材料具有更高的介电常数，可以在相同的厚度下拥有更高的临界击穿电场，使得栅极氧化层不易被击穿，减小栅极氧化层被提前击穿的概率。
80.请参阅图6，在一实施例中，步骤s100包括：
81.s110：通过浓度为1e17/cm
3-1e19/cm3的n型sic生长形成所述n型sic衬底；
82.高浓度n型sic衬底10具有较好的导电性能，可作为电子的来源，并且具有较低的电阻，可以有效地传导电流；
83.s120：通过浓度为1e14/cm
3-1e16/cm3的n型sic在所述n型sic衬底上生长形成所述n型漂移区；
84.n型漂移区20通常具有较低的杂质浓度，即n型杂质浓度较低，以形成较少的自由电子。这样的低浓度n型漂移区20具有较高的电阻，导致电流在其中受到较大的电阻限制，使得n型漂移区成为器件中的主要电阻区域；
85.s130：通过1e17/cm
3-5e17/cm3的p型杂质在所述n型漂移区上生长形成所述pw区。pw区30浓度高于n型漂移区20以形成pn结，通过在碳化硅器件1中设计不同浓度的n型sic衬底10、n型漂移区20和pw区30，可以实现不同区域的电性能，形成pn结，从而实现不同的电场分布和电性能，使器件能够实现不同的功能。
86.请结合图2和图7，在一实施例中，步骤s200包括：
87.s210：在所述pw区上铺设一层光刻胶；
88.s220：将所述第一区域处对应的所述光刻胶剔除，以露出所述第一区域下方的所述pw区；
89.s230：将浓度为1e18/cm
3-1e19/cm3的n型杂质注入所述第一区域下方的所述pw区，形成所述n+接触区。
90.通过光刻胶覆盖pw区30，剔除第一区域处的光刻胶，以使n型杂质离子仅能注入第一区域对应处的pw区30，对于n+接触区的图形尺寸和形状控制非常准确，有助于提高器件1的性能和可靠性。
91.请结合图3和图8，进一步地，步骤s300包括：
92.s310：在所述pw区上铺设一层光刻胶；
93.s320：将所述第二区域处对应的所述光刻胶剔除，以露出所述第二区域下方的所述pw区，其中，所述第二区域位于所述pw区的边缘，且两个所述第一区域均位于两个所述第二区域之间；
94.s330：将浓度为1e18/cm
3-1e19/cm3的p型杂质注入所述第一区域下方的所述pw区，形成所述p+接触区，获得所述中间器件，其中，所述p+接触区贯通所述pw区并延伸至所述n型漂移区。
95.通过光刻胶覆盖pw区30，剔除第二区域处的光刻胶，以使n型杂质离子仅能注入第二区域对应处的pw区30，对于n+接触区40的图形尺寸和形状控制非常准确，有助于提高器件1的性能和可靠性。
96.进一步地，步骤s400包括：
97.s410：将所述中间器件放入扩散炉中，以1700℃～1900℃对所述中间器件加热200min～300min，以使所述中间器件氧化。
98.通过高温氧化激活n型杂质和p型杂质，在高温氧化过程中，将半导体材料暴露在氧气环境中，氧气和p型杂质原子及n型杂质原子相互作用，使杂质原子结合到晶格中，形成电子-空穴对。这样，p型杂质和n型杂质就被激活，并成为有效的电荷携带者。通过激活杂质原子，可以增加电荷载流子的浓度，从而提高器件的导电率。此外，高温氧化过程还有助于优化器件的界面和结构，减少缺陷和杂质，提高器件1的质量和性能。
99.请结合图4和图9，在一实施例中，步骤s500包括：
100.s510：在所述pw区上铺设一层光刻胶；
101.s520：将所述第三区域对应的所述光刻胶剔除，以露出所述第三区域下方的所述pw区，其中，所述第三区域位于两个所述第一区域之间；
102.沟槽60位于两个n+接触区之间；
103.s530：在所述第三区域下方的所述pw区上刻蚀形成贯通所述pw区并延伸至所述n型漂移区的沟槽；
104.沟槽60用于隔离栅电极50和漏电极51/源电极52之间的电流通道。通过调节栅电极50电压，可以在沟槽60中形成或断开电流通道，从而控制mosfet的导通和截止。沟槽还可以帮助减少漏电极51/源电极52之间的电荷耦合效应，提高器件1的可靠性和性能；
105.s540：将浓度为1e18/cm
3-1e19/cm3的p型杂质注入所述沟槽的槽底，形成所述p+保护层。p+保护层42覆盖沟槽的拐角处，并呈圆弧状，以减轻应力集中，使得栅电极的机械强度增加，延长使用寿命，同时还能减轻电场拥挤效应，使电场均匀分布，降低电场强度，有利于器件的电性能优化。
106.请结合图5和图11，具体地，步骤s700包括：
107.s710：在所述pw区上沉积栅极金属，并刻蚀外露于所述沟槽的栅极金属，形成与所述沟槽的顶部平齐的所述栅电极；
108.沉积一层1μm～2μm的栅极金属，然后将沟槽外的栅极金属全部刻蚀，使得栅电极50填满沟槽的同时，栅电极50的顶部与沟槽60的槽口处及pw区30的顶部平齐；
109.s720：在所述pw区上生长形成一层imd层，其中，所述imd覆盖所述栅电极；
110.imd层53作为绝缘层，有效地隔离了不同金属层之间的电位差，防止电流的异常流
动；
111.s730：在所述imd层的第四区域处铺设一层光刻胶，并将除所述第四区域外的所述imd层刻蚀，形成隔离层，其中，所述隔离层将所述栅电极完全遮挡；
112.imd层53用于隔离栅电极50和源电极51，防止栅电极50和源电极51之间发生电容耦合效应；
113.s740：在所述pw区上生长金属ni形成所述源电极，其中，所述源电极覆盖所述隔离层；
114.s750：在所述n型sic衬底上生长金属ni形成所述漏电极。
115.在mosfet等场效应晶体管中，源电极51和栅电极50之间的电容耦合效应是一个重要的问题。当栅电极50施加电压时，会在栅电极50和源电极51之间形成电场，这个电场会影响源电极51中的载流子行为，进而影响mosfet的工作特性。如果栅电极50和源电极51直接相连，电场的影响将会非常强烈，导致器件性能不稳定。通过在栅电极50和源电极51之间引入imd层53，可以有效地隔离栅电极50和源电极51，减少电容耦合效应，提高器件的稳定性和性能。imd层53通常具有较低的介电常数，可以减小栅电极50和源电极51之间的电容，并且提供良好的绝缘效果。
116.进一步地，步骤s710包括：
117.s7101：在所述pw区上沉积al或ni，形成过渡层；
118.s7102：通过干法刻蚀工艺或cmp工艺将外露于所述沟槽的所述过渡层全部刻蚀，形成所述栅电极。
119.al和ni都是具有良好导电性能的金属，它们的电阻相对较低，可以有效地传导电流，降低栅电极的电阻损耗，从而提高器件的性能；良好的导电性能：al和ni具有良好的导电性能，能够快速响应栅极信号，从而实现高速开关和快速响应的特性；al和ni在常见的半导体工艺条件下都表现出良好的化学稳定性，不易与半导体材料发生反应或产生氧化，从而保持栅电极的良好性能。干法刻蚀可以实现高精度的图案转移，对微细结构的加工能力较强，能够满足先进微电子器件的要求；还可以选择性地刻蚀目标材料，对其他材料影响较小，有利于保持器件结构的完整性；同时其加工速率相对较快，可以提高生产效率。cmp可以在衬底表面实现高度平整化，消除表面的凹凸不平，提高衬底的平整度和光滑度。
120.具体地，过渡层的厚度为1μm～2μm，imd层的厚度为1μm～2μm，源电极51的厚度为1μm～3μm，漏电极52的厚度为1μm～3μm。沟槽60的厚度通常为0.5μm～1μm，因此过渡层厚度为1μm～2μm时可以保证栅极金属填满沟槽，imd层厚度为1μm～2μm时，对碳化硅器件影响较小的同时可以保证对源电极51和栅电极50的隔离作用，源电极51和栅电极50的厚度通常为1μm～3μm，可以提供较低的电阻，从而降低电极本身的电阻损耗，有利于提高器件的运行效率和响应速度，还有利于形成较大的接触面积，提高电流承载能力，从而适应高功率和高电流密度的应用。
121.本发明还提供一种碳化硅器件1，包括依次层叠设置的漏电极52、衬底层、n型漂移区20、pw区30和源电极51，所述pw区上开设有沟槽60，所述沟槽60的槽底形成一层p+保护层42，所述p+保护层42上设置有一层介质层43，所述p+保护层上设置有栅电极50，所述栅电极50填满所述沟槽60且所述栅电极50的顶部与所述沟槽60的顶部平齐，所述沟槽60的槽口处设置有imd层53，所述imd层53覆盖所述沟槽60并将所述沟槽60完全遮挡，所述源电极51覆
盖所述imd层53，所述pw区30的两侧边缘形成有p+接触区41，所述p+接触区41贯通所述pw区30并延伸至所述n型漂移区20，两个所述p+接触区41与所述沟槽60的两侧侧壁之间分别对应形成有n+接触区42。
122.本实施例通过在碳化硅器件1沟槽60处设置一层p型杂质形成的p+保护层用于保护栅极介质的拐角处，同时将栅极氧化层的材质更换为al2o3、sin或铪基材料，上述材料具有更高的介电常数，可以在相同的厚度下拥有更高的临界击穿电场，使得栅极氧化层不易被击穿，减小栅极氧化层被提前击穿的概率。
123.以上仅为本发明的优选实施例，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。

技术特征：
1.一种碳化硅器件的制备方法，其特征在于，包括以下步骤：依次层叠制备n型sic衬底、n型漂移区及pw区；在所述pw区上的第一区域内注入n型杂质形成n+接触区；在所述pw区上的第二区域内注入p型杂质形成p+接触区，获得中间器件，其中，所述p+接触区延伸至所述n型漂移区；将所述中间器件氧化；在所述pw区上的第三区域处刻蚀形成沟槽并在所述沟槽底部注入p型杂质形成p+保护层，其中，所述p+保护层覆盖所述沟槽底部的拐角处，所述第一区域、第二区域及所述第三区域互不相同；在所述p+保护层上沉积al2o3、sin或铪基材料，形成介质层；依次制备栅电极、源电极和漏电极，获得所述碳化硅器件。2.如权利要求1所述的碳化硅器件的制备方法，其特征在于，所述依次层叠制备n型sic衬底、n型漂移区及pw区的步骤包括：通过浓度为1e17/cm
3-1e19/cm3的n型sic生长形成所述n型sic衬底；通过浓度为1e14/cm
3-1e16/cm3的n型sic在所述n型sic衬底上生长形成所述n型漂移区；通过1e17/cm
3-5e17/cm3的p型杂质在所述n型漂移区上生长形成所述pw区。3.如权利要求1所述的碳化硅器件的制备方法，其特征在于，所述在pw区上的第一区域内注入n型杂质形成n+接触区的步骤包括：在所述pw区上铺设一层光刻胶；将所述第一区域处对应的所述光刻胶剔除，以露出所述第一区域下方的所述pw区；将浓度为1e18/cm
3-1e19/cm3的n型杂质注入所述第一区域下方的所述pw区，形成所述n+接触区。4.如权利要求1所述的碳化硅器件的制备方法，其特征在于，所述在pw区上的第二区域内注入p型杂质形成p+接触区，获得中间器件的步骤包括：在所述pw区上铺设一层光刻胶；将所述第二区域处对应的所述光刻胶剔除，以露出所述第二区域下方的所述pw区，其中，所述第二区域位于所述pw区的边缘，且两个所述第一区域均位于两个所述第二区域之间；将浓度为1e18/cm
3-1e19/cm3的p型杂质注入所述第一区域下方的所述pw区，形成所述p+接触区，获得所述中间器件，其中，所述p+接触区贯通所述pw区并延伸至所述n型漂移区。5.如权利要求1所述的碳化硅器件的制备方法，其特征在于，所述将所述中间器件氧化的步骤包括：将所述中间器件放入扩散炉中，以1700℃～1900℃对所述中间器件加热200min～300min，以使所述中间器件氧化。6.如权利要求1至5中任一项所述的碳化硅器件的制备方法，其特征在于，所述在pw区上的第三区域处刻蚀形成沟槽并在所述沟槽底部注入p型杂质形成p+保护层的步骤包括：在所述pw区上铺设一层光刻胶；将所述第三区域对应的所述光刻胶剔除，以露出所述第三区域下方的所述pw区，其中，
所述第三区域位于两个所述第一区域之间；在所述第三区域下方的所述pw区上刻蚀形成贯通所述pw区并延伸至所述n型漂移区的沟槽；将浓度为1e18/cm
3-1e19/cm3的p型杂质注入所述沟槽的槽底，形成所述p+保护层。7.如权利要求1至5中任一项所述的碳化硅器件的制备方法，其特征在于，所述依次制备栅电极、源电极和漏电极，获得所述碳化硅器件的步骤包括：在所述pw区上沉积栅极金属，并刻蚀外露于所述沟槽的栅极金属，形成与所述沟槽的顶部平齐的所述栅电极；在所述pw区上生长形成一层imd层，其中，所述imd覆盖所述栅电极；在所述imd层的第四区域处铺设一层光刻胶，并将除所述第四区域外的所述imd层刻蚀，形成隔离层，其中，所述隔离层将所述栅电极完全遮挡；在所述pw区上生长金属ni形成所述源电极，其中，所述源电极覆盖所述隔离层；在所述n型sic衬底上生长金属ni形成所述漏电极。8.如权利要求7所述的碳化硅器件的制备方法，其特征在于，所述在所述pw区上沉积栅极金属，并刻蚀外露于所述沟槽的栅极金属，形成所述栅电极的步骤包括：在所述pw区上沉积al或ni，形成过渡层；通过干法刻蚀工艺或cmp工艺将外露于所述沟槽的所述过渡层全部刻蚀，形成所述栅电极。9.如权利要求8所述的碳化硅器件的制备方法，其特征在于，所述过渡层的厚度为1μm～2μm，所述imd层的厚度为1μm～2μm，所述源电极的厚度为1μm～3μm，所述漏电极的厚度为1μm～3μm。10.一种碳化硅器件，其特征在于，包括依次层叠设置的漏电极、衬底层、n型漂移区、pw区和源电极，所述pw区上开设有沟槽，所述沟槽的槽底形成一层p+保护层，所述p+保护层上设置有一层介质层，所述p+保护层上设置有栅电极，所述栅电极填满所述沟槽且所述栅电极的顶部与所述沟槽的顶部平齐，所述沟槽的槽口处设置有imd层，所述imd层覆盖所述沟槽并将所述沟槽完全遮挡，所述源电极覆盖所述imd层，所述pw区的两侧边缘形成有p+接触区，所述p+接触区贯通所述pw区并延伸至所述n型漂移区，两个所述p+接触区与所述沟槽的两侧侧壁之间分别对应形成有n+接触区。

技术总结
本发明提供了一种碳化硅器件及其制备方法，其中，碳化硅器件的制备方法在碳化硅器件的制备过程中在栅极氧化层与沟槽之间制备了一层P+保护层，同时将栅极氧化层的材质更换。本发明通过在碳化硅器件沟槽处设置一层P型杂质形成的P+保护层用于保护栅极介质的拐角处，同时将栅极氧化层的材质更换为Al2O3、SiN或铪基材料，上述材料具有更高的介电常数，可以在相同的厚度下拥有更高的临界击穿电场，使得栅极氧化层不易被击穿，减小栅极氧化层被提前击穿的概率。穿的概率。穿的概率。


技术研发人员：梁帅 樊永辉 许明伟 樊晓兵
受保护的技术使用者：深圳市汇芯通信技术有限公司
技术研发日：2023.08.04
技术公布日：2023/9/20