半导体结构的制作方法以及半导体结构与流程

1.本技术涉及功率半导体技术领域，具体而言，涉及一种半导体结构的制作方法以及半导体结构。


背景技术：

2.随着半导体产业和技术的发展，功率半导体市场对具有高速度，高效率的开关器件需求越来越大。绝缘栅双极型晶体管(igbt)器件由于具有驱动功耗低，导通阻抗小，耐高压等特点，受到了广泛关注。对功率半导体器件而言，在一定的导通电阻下，获取最大击穿电压来提高器件性能，而此类器件导电层掺杂浓度和导电层厚度的乘积等于一常量，因此这两个参数往往是相互矛盾的，高的击穿电压必然带来高的导通电阻。因此，igbt如何在一定的导通阻抗下，提高器件的耐压能力，是igbt器件开发的一个重要方向。


技术实现要素：

3.本技术的主要目的在于提供一种半导体结构的制作方法以及半导体结构，以解决现有技术中半导体器件的耐压能力较低的问题。
4.为了实现上述目的，根据本技术的一个方面，提供了一种半导体结构的制作方法，包括：提供衬底；在所述衬底的部分表面上形成多个间隔设置的栅极结构，所述栅极结构包括第一栅极结构和多个第二栅极结构，多个所述第二栅极结构位于所述第一栅极结构的一侧，且任意两个所述第二栅极结构之间的距离沿着预定方向逐渐增大，所述预定方向为所述第一栅极结构指向所述第二栅极结构的方向；在各所述第二栅极结构两侧的所述衬底中形成多个间隔的掺杂区；对所述掺杂区进行退火操作，使得所述掺杂区离子扩散，形成连续的阶梯状掺杂区。
5.进一步地，在所述衬底的部分表面上形成多个间隔设置的栅极结构的步骤，包括：在所述衬底的裸露表面上依次形成叠置的绝缘氧化层以及栅极层；去除部分所述栅极层和部分所述绝缘氧化层，使得部分所述衬底裸露，剩余的所述绝缘氧化层和剩余的所述栅极层形成多个间隔设置的预备栅极结构，所述预备栅极结构包括第一预备栅极结构以及多个第二预备栅极结构，多个所述第二预备栅极结构位于所述第一预备栅极结构的一侧，且任意两个所述第二预备栅极结构之间的距离沿着所述预定方向逐渐增大；在各所述预备栅极结构的两侧形成一组侧墙结构，一组所述侧墙结构与一个所述预备栅极结构形成一个所述栅极结构。
6.进一步地，去除部分所述栅极层和部分所述绝缘氧化层，使得部分所述衬底裸露，剩余的所述绝缘氧化层和剩余的所述栅极层形成多个间隔设置的预备栅极结构的步骤，包括：在所述栅极层的远离所述绝缘氧化层的表面上形成依次层叠的硬掩模层以及第一图形化的光刻胶；以所述第一图形化的光刻胶为掩模，去除部分所述栅极层以及部分所述绝缘氧化层；去除所述第一图形化的光刻胶和剩余的所述硬掩模层，形成多个间隔设置的所述预备栅极结构。
7.进一步地，在各所述预备栅极结构的两侧形成一组侧墙结构的步骤，包括：在多个所述预备栅极结构的侧壁、多个所述预备栅极结构的远离所述衬底的表面以及所述衬底的裸露表面上形成介质层；去除所述预备栅极结构的远离所述衬底的表面以及所述衬底表面上的所述介质层，剩余的所述介质层形成所述侧墙结构。
8.进一步地，在各所述第二栅极结构两侧的所述衬底中形成多个间隔的掺杂区的步骤，包括：在所述衬底的裸露表面、所述栅极结构的侧壁以及所述栅极结构的远离所述衬底的表面上形成光刻胶；去除部分所述光刻胶，使得各所述第二栅极结构以及各所述第二栅极结构两侧的所述衬底裸露，剩余的所述光刻胶形成第二图形化的光刻胶；以所述第二图形化的光刻胶为掩模进行离子注入，形成多个间隔的所述掺杂区，所述掺杂区的宽度沿着所述预定方向依次增大；去除剩余的所述光刻胶，形成连续的阶梯状掺杂区的步骤包括：形成沿着所述预定方向，在所述衬底的厚度方向上的掺杂深度逐渐增大的所述阶梯状掺杂区。
9.进一步地，在提供衬底之后，所述方法还包括：在所述衬底中形成两个间隔设置的隔离结构，在两个所述隔离结构之间的所述衬底中进行离子注入，形成n型漂移区；在所述n型漂移区的远离所述衬底的裸露表面的一侧的所述衬底中进行离子注入，形成p型阱区；在两个所述隔离结构的远离所述n型漂移区的一侧的所述衬底中分别形成两个p型漂移区，所述p型漂移区分别与所述隔离结构、所述p型阱区以及所述n型漂移区接触；在所述n型漂移区中进行两次离子注入，形成间隔的p型基区和n型基区，所述n型漂移区、所述p型基区以及所述n型基区的裸露表面与所述衬底的裸露表面齐平。
10.进一步地，在所述衬底的部分表面上形成多个间隔设置的栅极结构的步骤，包括：在部分所述p型基区以及部分所述n型漂移区的裸露表面上形成所述第一栅极结构；在所述第一栅极结构的远离所述p型基区的一侧的所述n型漂移区的裸露表面上形成多个所述第二栅极结构。
11.进一步地，在各所述第二栅极结构两侧的所述衬底中形成多个间隔的掺杂区的步骤，包括：向各所述第二栅极结构两侧的所述n型漂移区以及部分所述n型基区注入离子，形成多个间隔的所述掺杂区。
12.进一步地，在形成连续的阶梯状掺杂区之后，所述方法还包括：在所述第一栅极结构一侧的部分所述p型基区中进行离子注入，形成源区；在部分所述n型基区中进行离子注入，形成漏区。
13.进一步地，在在所述n型基区中形成漏区之后，所述方法还包括：在各所述栅极结构、所述源区以及所述漏区的远离所述p型阱区的表面上形成金属硅化物层。
14.根据本技术的另一方面，提供了一种半导体结构，所述半导体结构采用任一种所述的半导体结构的制作方法制作而成，所述半导体结构包括衬底、多个间隔设置的栅极结构以及阶梯状掺杂区，其中，多个所述间隔设置的栅极结构位于所述衬底的部分表面上，所述栅极结构包括第一栅极结构和多个第二栅极结构，多个所述第二栅极结构位于所述第一栅极结构的一侧，且任意两个所述第二栅极结构之间的距离沿着预定方向逐渐增大，所述预定方向为所述第一栅极结构指向所述第二栅极结构的方向；所述阶梯状掺杂区位于各所述第二栅极结构两侧的所述衬底中。
15.进一步地，沿着所述预定方向，所述阶梯状掺杂区在所述衬底的厚度方向上的掺
杂深度逐渐增大。
16.进一步地，所述衬底还包括两个隔离结构、n型漂移区、两个p型阱区以及p型漂移区，其中，两个所述隔离结构间隔设置于所述衬底中；所述n型漂移区位于两个所述隔离结构之间的所述衬底中；所述p型阱区位于所述n型漂移区的远离所述衬底的裸露表面的一侧；两个所述p型漂移区分别位于两个所述隔离结构的远离所述n型漂移区的一侧的所述衬底中，所述p型漂移区分别与所述隔离结构、所述p型阱区以及所述n型漂移区接触。
17.应用本技术的技术方案，所述半导体结构的制作方法中，首先，提供衬底；之后，在所述衬底的部分表面上形成多个间隔设置的栅极结构，所述栅极结构包括第一栅极结构和多个第二栅极结构，多个所述第二栅极结构位于所述第一栅极结构一侧，且任意两个所述第二栅极结构之间的距离沿着预定方向逐渐增大，所述预定方向为所述第一栅极结构指向所述第二栅极结构的方向；之后，在各所述第二栅极结构两侧的所述衬底中形成多个间隔的掺杂区；最后，对所述掺杂区进行退火操作，使得所述掺杂区离子扩散，形成连续的阶梯状掺杂区该方法通过设置多个间隔的第二栅极结构，且相邻第二栅极结构之间的距离依次增大，因而通过离子注入以及退火可以形成阶梯状掺杂区，因此本技术意想不到的效果是：消除了衬底辅助耗尽效应，使器件达到电荷平衡，提高器件耐压性，进而解决了现有技术中半导体器件的耐压能力较低的问题。
附图说明
18.构成本技术的一部分的说明书附图用来提供对本技术的进一步理解，本技术的示意性实施例及其说明用于解释本技术，并不构成对本技术的不当限定。在附图中：
19.图1示出了根据本技术的一种实施例的半导体结构的制作方法的流程图；
20.图2示出了根据本技术的一种实施例的衬底的结构示意图；
21.图3示出了根据本技术的一种实施例的形成栅极层后的结构示意图；
22.图4示出了根据本技术的一种实施例的形成第一图形化的光刻胶后的结构示意图；
23.图5示出了根据本技术的一种实施例的形成预备栅极结构后的结构示意图；
24.图6示出了根据本技术的一种实施例的形成介质层后的结构示意图；
25.图7示出了根据本技术的一种实施例的形成栅极结构后的结构示意图；
26.图8示出了根据本技术的一种实施例的形成光刻胶后的结构示意图；
27.图9示出了根据本技术的一种实施例的形成第二图形化的光刻胶后的结构示意图；
28.图10示出了根据本技术的一种实施例的形成掺杂区后的结构示意图；
29.图11示出了根据本技术的一种实施例的半导体结构的结构示意图；
30.图12示出了根据本技术的另一种实施例的半导体结构的结构示意图。
31.其中，上述附图包括以下附图标记：
32.101、衬底；102、隔离结构；103、p型阱区；104、n型漂移区；105、p型基区；106、n型基区；107、p型漂移区；108、p+区；20、栅极结构；201、第一栅极结构；202、第二栅极结构；203、绝缘氧化层；204、栅极层；205、硬掩模层；206、第一图形化的光刻胶；207、预备栅极结构；208、第一预备栅极结构；209、第二预备栅极结构；210、介质层；211、侧墙结构；212、光刻胶；
213、第二图形化的光刻胶；30、阶梯状掺杂区；301、掺杂区；302、源区；303、漏区。
具体实施方式
33.应该指出，以下详细说明都是例示性的，旨在对本技术提供进一步的说明。除非另有指明，本文使用的所有技术和科学术语具有与本技术所属技术领域的普通技术人员通常理解的相同含义。
34.需要注意的是，这里所使用的术语仅是为了描述具体实施方式，而非意图限制根据本技术的示例性实施方式。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式，此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在特征、步骤、操作、器件、组件和/或它们的组合。
35.应该理解的是，当元件（诸如层、膜、区域、或衬底）描述为在另一元件“上”时，该元件可直接在该另一元件上，或者也可存在中间元件。而且，在说明书以及权利要求书中，当描述有元件“连接”至另一元件时，该元件可“直接连接”至该另一元件，或者通过第三元件“连接”至该另一元件。
36.正如背景技术所介绍的，现有技术中半导体器件的耐压能力较低，为了解决如上问题，本技术提出了一种半导体结构的制作方法以及半导体结构。
37.根据本技术的一种实施例，提供了一种半导体结构的制作方法。
38.图1是根据本技术实施例的半导体结构的制作方法的流程图。如图1所示，该方法包括以下步骤：
39.步骤s101，如图2所示，提供衬底101；
40.步骤s102，如图7所示，在上述衬底101的部分表面上形成多个间隔设置的栅极结构20，上述栅极结构20包括第一栅极结构201和多个第二栅极结构202，多个上述第二栅极结构202位于上述第一栅极结构201的一侧，且任意两个上述第二栅极结构202之间的距离沿着预定方向逐渐增大，上述预定方向为上述第一栅极结构201指向上述第二栅极结构202的方向；
41.步骤s103，如图10所示，在各上述第二栅极结构202两侧的上述衬底101中形成多个间隔的掺杂区301；
42.步骤s104，如图11所示，对上述掺杂区301进行退火操作，使得上述掺杂区301离子扩散，形成连续的阶梯状掺杂区30。
43.上述半导体结构的制作方法中，首先，提供衬底；之后，在上述衬底的部分表面上形成多个间隔设置的栅极结构，上述栅极结构包括第一栅极结构和多个第二栅极结构，多个上述第二栅极结构位于上述第一栅极结构一侧，且任意两个上述第二栅极结构之间的距离沿着预定方向逐渐增大，上述预定方向为上述第一栅极结构指向上述第二栅极结构的方向；之后，在各上述第二栅极结构两侧的上述衬底中形成多个间隔的掺杂区；最后，对上述掺杂区进行退火操作，使得上述掺杂区离子扩散，形成连续的阶梯状掺杂区。该方法通过设置多个间隔的第二栅极结构，且相邻第二栅极结构之间的距离依次增大，因而通过离子注入以及退火可以形成阶梯状掺杂区，因此本技术意想不到的效果是：消除了衬底辅助耗尽效应，使器件达到电荷平衡，提高器件耐压性，进而解决了现有技术中半导体器件的耐压能力较低的问题。
44.为了形成间距依次增大的栅极结构，本技术的另一种实施例中，在上述衬底的部分表面上形成多个间隔设置的栅极结构的步骤，包括：如图3所示，在上述衬底的裸露表面上依次形成叠置的绝缘氧化层203以及栅极层204；如图3和图5所示，去除部分上述栅极层204和部分上述绝缘氧化层203，使得部分上述衬底101裸露，剩余的上述绝缘氧化层203和剩余的上述栅极层204形成多个间隔设置的预备栅极结构207，上述预备栅极结构207包括第一预备栅极结构208以及多个第二预备栅极结构209，多个上述第二预备栅极结构209位于上述第一预备栅极结构208的一侧，且任意两个上述第二预备栅极结构209之间的距离沿着上述预定方向逐渐增大；如图7所示，在各上述预备栅极结构207的两侧形成一组侧墙结构211，一组上述侧墙结构与一个上述预备栅极结构形成一个上述栅极结构。
45.本技术的又一种实施例中，去除部分上述栅极层和部分上述绝缘氧化层，使得部分上述衬底裸露，剩余的上述绝缘氧化层和剩余的上述栅极层形成多个间隔设置的预备栅极结构的步骤，包括：如图4所示，在上述栅极层204的远离上述绝缘氧化层203的表面上形成依次层叠的硬掩模层205以及第一图形化的光刻胶206；如图4和图5所示，以上述第一图形化的光刻胶206为掩模，去除部分上述栅极层204以及部分上述绝缘氧化层203；去除上述第一图形化的光刻胶206和剩余的上述硬掩模层205，形成多个间隔设置的上述预备栅极结构207。通过第一图形化的光刻胶可以定义预备栅极结构的位置，第二预备栅极结构之间的距离逐渐增大，也就是说，从p型基区到n型基区的方向上，第二预备栅极结构的宽度之间逐渐减小。
46.为了降低漏区附近峰值电场强度，削弱热载流子效应，本技术的再一种实施例中，在各上述预备栅极结构的两侧形成一组侧墙结构的步骤，包括：如图6所示，在多个上述预备栅极结构207的侧壁、多个上述预备栅极结构207的远离上述衬底101的表面以及上述衬底101的裸露表面上形成介质层210；如图6和图7所示，去除上述预备栅极结构207的远离上述衬底101的表面以及上述衬底101表面上的上述介质层210，剩余的上述介质层210形成上述侧墙结构211。
47.具体地，上述介质层的材料可以是氮化硅、氮氧化硅以及氧化硅等介质材料中的一种或多种组合。
48.本技术的另一种实施例中，在各上述第二栅极结构两侧的上述衬底中形成多个间隔的掺杂区的步骤，包括：如图8所示，在上述衬底101的裸露表面、上述栅极结构20的侧壁以及上述栅极结构20的远离上述衬底101的表面上形成光刻胶212；如图8和图9所示，去除部分上述光刻胶212，使得各上述第二栅极结构202以及各上述第二栅极结构202两侧的上述衬底101裸露，剩余的上述光刻胶形成第二图形化的光刻胶213，也就是说，使得各上述第二栅极结构202、任意相邻上述第二栅极结构202之间的上述衬底101、与上述第一栅极结构201相邻的上述第二栅极结构202的靠近上述第一栅极结构201一侧的部分上述衬底101、远离上述第一栅极结构201的上述第二栅极结构202的远离上述第一栅极结构201的一侧的部分上述衬底101裸露；如图9和图10所示，以上述第二图形化的光刻胶213为掩模进行离子注入，形成多个间隔的上述掺杂区301，上述掺杂区301的宽度沿着上述预定方向依次增大；去除上述第二图形化的光刻胶213，形成连续的阶梯状掺杂区的步骤包括：形成沿着上述预定方向，在上述衬底101的厚度方向上的掺杂深度逐渐增大的上述阶梯状掺杂区30。以第二图形化的光刻胶以及第二栅极结构为掩模，形成多个离子注入区域，多个离子注入区域的宽
度从p型基区到n型基区的方向上逐渐增大，退火后离子扩散，各个掺杂区的离子浓度从p型基区到n型基区的方向上对应逐渐增大，故在n型漂移区中形成离子浓度成阶梯变化的阶梯状掺杂区。
49.实际应用中，上述离子注入可以是n型离子注入，可以但不限于是硼离子，上述退火操作的退火温度可以是1000度~1300度，退火时间可以是600min~1000min。
50.为了提升半导体器件的性能，本技术的另一种实施例中，在提供衬底之后，上述方法还包括：如图2所示，在上述衬底101中形成两个间隔设置的隔离结构102，在两个上述隔离结构102之间的上述衬底101中进行离子注入，形成n型漂移区104；在上述n型漂移区104的远离上述衬底101的裸露表面的一侧的上述衬底101中进行离子注入，形成p型阱区103；如图12所示，在两个上述隔离结构102的远离上述n型漂移区104的一侧的上述衬底101中分别形成两个p型漂移区107，上述p型漂移区107分别与上述隔离结构102、上述p型阱区103以及上述n型漂移区104接触；在上述n型漂移区104中进行两次离子注入，形成间隔的p型基区105和n型基区106，上述n型漂移区104、上述p型基区105以及上述n型基区106的裸露表面与上述衬底101的裸露表面齐平。p型阱区在功率半导体器件中可以增强栅极和漏极之间的耐压能力，它会形成一个高电场区域，使得电子从n型漂移区进入p型阱区并被缓慢吸收，减少了快速失效的概率，这有效地提高了器件的可靠性和寿命。上述p型漂移区可以引导和缓存载流子。实际应用中，还可以在上述p型漂移区107中形成p+区108，并在p+区的表面上形成金属硅化物层。
51.具体地，在对衬底进行离子注入之前，还可以在上述衬底上形成保护层，以防止离子注入对衬底表面的损伤。
52.本技术的又一种实施例中，在上述衬底的部分表面上形成多个间隔设置的栅极结构的步骤，包括：如图7所示，在部分上述p型基区105以及部分上述n型漂移区104的裸露表面上形成上述第一栅极结构201；在上述第一栅极结构201的远离上述p型基区105的一侧的上述n型漂移区104的裸露表面上形成多个上述第二栅极结构202。p型基区的作用是控制电流和放大信号，具体来说，p型基区可以与n型漂移区形成pn结，从而实现电路中的整流、反向保护等功能。
53.为了提高整个器件的速度和响应能力，并且可以增加器件的放大倍数、减小噪声等，本技术的再一种实施例中，在各上述第二栅极结构两侧的上述衬底中形成多个间隔的掺杂区的步骤，包括：如图10所示，向各上述第二栅极结构202两侧的上述n型漂移区104以及部分上述n型基区106注入离子，形成多个间隔的上述掺杂区301。n型基区的作用是在pn结内部形成一个电子富集区域，使得该区域具有高电导性和低阻抗特性。
54.为了后续制作半导体器件，本技术的另一种实施例中，在形成连续的阶梯状掺杂区之后，上述方法还包括：如图12所示，在上述第一栅极结构201一侧的部分上述p型基区105中进行离子注入，形成源区302；在部分上述n型基区106中进行离子注入，形成漏区303。
55.实际应用中，上述源区可以是相邻的p型离子区和n型离子区组合而成，上述漏区可以是注入p型离子形成，本领域的技术人员可以根据实际需求进行制作。
56.本技术的另一种实施例中，在在上述n型基区中形成漏区之后，上述方法还包括：在各上述栅极结构、上述源区以及上述漏区的远离上述p型阱区的表面上形成金属硅化物层。在上级结构、源区以及漏区上形成金属硅化物层可以形成低电阻接触。
57.具体地，在具有图形化的半导体结构上沉积镍、钴、钛等金属层，进行热处理，使得上述金属层中的金属原子扩散到源区、漏区、栅极中的裸露的硅中，形成金属硅化物层，最后通过湿法刻蚀的方法去除反应剩余的金属。
58.根据本技术的另一方面，提供了一种半导体结构，上述半导体结构采用任一种上述的半导体结构的制作方法制作而成，如图11所示，上述半导体结构包括衬底101、多个间隔设置的栅极结构20以及阶梯状掺杂区30，其中，多个间隔设置的上述栅极结构20位于上述衬底101的部分表面上，上述栅极结构20包括第一栅极结构201和多个第二栅极结构202，多个上述第二栅极结构202位于上述第一栅极结构201的一侧，且任意两个上述第二栅极结构202之间的距离沿着预定方向逐渐增大，上述预定方向为上述第一栅极结构201指向上述第二栅极结构202的方向；上述阶梯状掺杂区30位于各上述第二栅极结构202两侧的上述衬底101中。
59.上述半导体结构，包括衬底、多个间隔设置的栅极结构以及阶梯状掺杂区，其中，多个上述间隔设置的栅极结构位于上述衬底的部分表面上，上述栅极结构包括第一栅极结构和多个第二栅极结构，多个上述第二栅极结构位于上述第一栅极结构的一侧，且任意两个上述第二栅极结构之间的距离沿着预定方向逐渐增大，上述预定方向为上述第一栅极结构指向上述第二栅极结构的方向；上述阶梯状掺杂区位于各上述第二栅极结构两侧的上述衬底中。该半导体结构的阶梯状掺杂区，消除了衬底辅助耗尽效应，使器件达到电荷平衡，提高器件耐压性，进而解决了现有技术中半导体器件的耐压能力较低的问题。
60.为了进一步消除了衬底辅助耗尽效应，提高器件耐压性，本技术的另一种实施例中，如图11所示，沿着上述预定方向，上述阶梯状掺杂区30在上述衬底101的厚度方向上的掺杂深度逐渐增大。
61.本技术的又一种实施例中，如图12所示，上述衬底还包括两个隔离结构102、n型漂移区104、p型阱区103以及两个p型漂移区107，其中，两个上述隔离结构102间隔设置于上述衬底101中；上述n型漂移区104位于两个上述隔离结构102之间的上述衬底101中；上述p型阱区103位于上述n型漂移区104的远离上述衬底101的裸露表面的一侧；上述p型漂移区107位于两个上述隔离结构102的远离上述n型漂移区104的一侧的上述衬底101中，且分别与两个上述隔离结构102、上述p型阱区103以及上述n型漂移区104接触。
62.实际应用中，为了使上述半导体器件处于导通状态，可以给上述第一栅极结构正电压，范围可以是5v~10v，上述漏区施加电源电压，各上述第二栅极结构以及上述源区接地，由于第二栅极结构接地以及n型漂移区中的阶梯状掺杂区，可以改善n型漂移区中的电场分布，使得半导体器件可以承受更高的电源电压。当上述第一栅极结构上施加的电压为0v时，漏区的空穴会继续注入到n型漂移区，第二栅极结构可以加速n型漂移区的载流子复合，从而可以减轻半导体器件拖尾电流的现象。
63.为了使得本领域技术人员能够更加清楚地了解本技术的技术方案，以下将结合具体的实施例对本技术的技术方案进行详细说明。
64.实施例
65.该实施例中的半导体结构的制作方法包括以下过程：
66.首先，如图2所示，提供衬底101，上述衬底101还包括间隔设置于上述衬底中的隔离结构102，上述衬底101包括p型阱区103、n型漂移区104、n型基区106以及p型基区105，上
述p型阱区103位于上述n型漂移区104、上述n型基区106以及上述p型基区105的一侧，上述p型基区105和上述n型基区106间隔设置于两个上述隔离结构102之间，上述n型基区106与其中一个上述隔离结构102接触，上述n型漂移区104与上述p型基区105、上述n型基区106以及两个上述隔离结构102均接触，上述隔离结构102、上述n型漂移区104、上述p型基区105以及上述n型基区106的裸露表面均与上述衬底101的裸露表面齐平。
67.之后，如图3所示，在上述衬底101的裸露表面上依次形成叠置的绝缘氧化层203以及栅极层204；如图4所示，在上述栅极层204的远离上述绝缘氧化层203的表面上形成依次层叠的硬掩模层205以及第一图形化的光刻胶206；如图4和图5所示，以上述第一图形化的光刻胶206为掩模，去除部分上述栅极层204以及部分上述绝缘氧化层203；去除上述第一图形化的光刻胶206和剩余的上述硬掩模层205，形成多个间隔设置的上述预备栅极结构207，上述预备栅极结构207包括第一预备栅极结构208以及多个第二预备栅极结构209，上述第一预备栅极结构208位于部分上述p型基区105以及部分上述n型漂移区104的裸露表面上，多个上述第二预备栅极结构209位于上述p型基区105与上述n型基区106之间的部分上述n型漂移区104的裸露表面上，且任意两个上述第二预备栅极结构209之间的距离沿着上述p型基区105的靠近上述n型基区106的方向逐渐增大；如图6所示，在多个上述预备栅极结构207的侧壁、多个上述预备栅极结构207的远离上述衬底101的表面以及上述衬底101的裸露表面上形成介质层210；如图6和图7所示，去除上述预备栅极结构207的远离上述衬底101的表面以及上述衬底101表面上的上述介质层210，剩余的上述介质层210形成上述侧墙结构211，一组上述侧墙结构上述预备栅极结构形成一个栅极结构，上述栅极结构20包括第一栅极结构201和多个第二栅极结构202。
68.之后，如图8所示，在上述衬底101的裸露表面、上述栅极结构20的侧壁以及上述栅极结构20的远离上述衬底101的表面上形成光刻胶212；如图8和图9所示，去除部分光刻胶212，使得各上述第二栅极结构202以及各上述第二栅极结构202两侧的上述衬底101裸露，剩余的上述光刻胶形成第二图形化的光刻胶213；如图9和图10所示，以上述第二图形化的光刻胶213为掩模进行离子注入，形成多个间隔的上述掺杂区301；去除上述第二图形化的光刻胶213，上述第一栅极结构201与相邻的上述第二栅极结构202之间的上述掺杂区301的宽度小于相邻的上述掺杂区301的宽度，上述n型基区106与相邻的上述第二栅极结构202之间的上述掺杂区301宽度大于相邻的上述掺杂区301的宽度。
69.之后，如图11所示，对上述掺杂区301进行退火操作，使得上述掺杂区301离子扩散，形成连续的阶梯状掺杂区30。
70.如图12所示，上述衬底还包括：两个p型漂移区107，分别位于两个上述隔离结构102的远离上述n型漂移区104的一侧的上述衬底101中，且分别与两个上述隔离结构102、上述p型阱区103以及上述n型漂移区104接触。在形成连续的阶梯状掺杂区之后，上述方法还包括：如图12所示，在上述第一栅极结构201一侧的部分上述p型基区105中进行离子注入，形成源区302；在部分上述n型基区106中进行离子注入，形成漏区303，还可以在上述p型漂移区107中形成p+区108，在各上述栅极结构、上述源区、上述漏区以及p+区的远离上述p型阱区的表面上形成金属硅化物层。
71.在本发明的上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。
72.从以上的描述中，可以看出，本技术上述的实施例实现了如下技术效果：
73.1）、本技术的上述半导体结构的制作方法中，首先，提供衬底；之后，在上述衬底的部分表面上形成多个间隔设置的栅极结构，上述栅极结构包括第一栅极结构和多个第二栅极结构，多个上述第二栅极结构位于上述第一栅极结构一侧，且任意两个上述第二栅极结构之间的距离沿着预定方向逐渐增大，上述预定方向为上述第一栅极结构指向上述第二栅极结构的方向；之后，在各上述第二栅极结构两侧的上述衬底中形成多个间隔的掺杂区；最后，对上述掺杂区进行退火操作，使得上述掺杂区离子扩散，形成连续的阶梯状掺杂区。该方法通过设置多个间隔的第二栅极结构，且相邻第二栅极结构之间的距离依次增大，因而通过离子注入以及退火可以形成阶梯状掺杂区，因此本技术意想不到的效果是：消除了衬底辅助耗尽效应，使器件达到电荷平衡，提高器件耐压性，进而解决了现有技术中半导体器件的耐压能力较低的问题。
74.2）、本技术的上述半导体结构，包括衬底、多个间隔设置的栅极结构以及阶梯状掺杂区，其中，多个上述间隔设置的栅极结构位于上述衬底的部分表面上，上述栅极结构包括第一栅极结构和多个第二栅极结构，多个上述第二栅极结构位于上述第一栅极结构的一侧，且任意两个上述第二栅极结构之间的距离沿着预定方向逐渐增大，上述预定方向为上述第一栅极结构指向上述第二栅极结构的方向；上述阶梯状掺杂区位于各上述第二栅极结构两侧的上述衬底中。该半导体结构的阶梯状掺杂区，消除了衬底辅助耗尽效应，使器件达到电荷平衡，提高器件耐压性，进而解决了现有技术中半导体器件的耐压能力较低的问题。
75.以上所述仅为本技术的优选实施例而已，并不用于限制本技术，对于本领域的技术人员来说，本技术可以有各种更改和变化。凡在本技术的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本技术的保护范围之内。

技术特征：
1.一种半导体结构的制作方法，其特征在于，包括：提供衬底；在所述衬底的部分表面上形成多个间隔设置的栅极结构，所述栅极结构包括第一栅极结构和多个第二栅极结构，多个所述第二栅极结构位于所述第一栅极结构的一侧，且任意两个所述第二栅极结构之间的距离沿着预定方向逐渐增大，所述预定方向为所述第一栅极结构指向所述第二栅极结构的方向；在各所述第二栅极结构两侧的所述衬底中形成多个间隔的掺杂区；对所述掺杂区进行退火操作，使得所述掺杂区离子扩散，形成连续的阶梯状掺杂区。2.根据权利要求1所述的半导体结构的制作方法，其特征在于，在所述衬底的部分表面上形成多个间隔设置的栅极结构的步骤，包括：在所述衬底的裸露表面上依次形成叠置的绝缘氧化层以及栅极层；去除部分所述栅极层和部分所述绝缘氧化层，使得部分所述衬底裸露，剩余的所述绝缘氧化层和剩余的所述栅极层形成多个间隔设置的预备栅极结构，所述预备栅极结构包括第一预备栅极结构以及多个第二预备栅极结构，多个所述第二预备栅极结构位于所述第一预备栅极结构的一侧，且任意两个所述第二预备栅极结构之间的距离沿着所述预定方向逐渐增大；在各所述预备栅极结构的两侧形成一组侧墙结构，一组所述侧墙结构与一个所述预备栅极结构形成一个所述栅极结构。3.根据权利要求2所述的半导体结构的制作方法，其特征在于，去除部分所述栅极层和部分所述绝缘氧化层，使得部分所述衬底裸露，剩余的所述绝缘氧化层和剩余的所述栅极层形成多个间隔设置的预备栅极结构的步骤，包括：在所述栅极层的远离所述绝缘氧化层的表面上形成依次层叠的硬掩模层以及第一图形化的光刻胶；以所述第一图形化的光刻胶为掩模，去除部分所述栅极层以及部分所述绝缘氧化层；去除所述第一图形化的光刻胶和剩余的所述硬掩模层，形成多个间隔设置的所述预备栅极结构。4.根据权利要求2所述的半导体结构的制作方法，其特征在于，在各所述预备栅极结构的两侧形成一组侧墙结构的步骤，包括：在多个所述预备栅极结构的侧壁、多个所述预备栅极结构的远离所述衬底的表面以及所述衬底的裸露表面上形成介质层；去除所述预备栅极结构的远离所述衬底的表面以及所述衬底表面上的所述介质层，剩余的所述介质层形成所述侧墙结构。5.根据权利要求1所述的半导体结构的制作方法，其特征在于，在各所述第二栅极结构两侧的所述衬底中形成多个间隔的掺杂区的步骤，包括：在所述衬底的裸露表面、所述栅极结构的侧壁以及所述栅极结构的远离所述衬底的表面上形成光刻胶；去除部分所述光刻胶，使得各所述第二栅极结构以及各所述第二栅极结构两侧的所述衬底裸露，剩余的所述光刻胶形成第二图形化的光刻胶；以所述第二图形化的光刻胶为掩模进行离子注入，形成多个间隔的所述掺杂区，所述
掺杂区的宽度沿着所述预定方向依次增大；去除所述第二图形化的光刻胶，形成连续的阶梯状掺杂区的步骤包括：形成沿着所述预定方向，在所述衬底的厚度方向上的掺杂深度逐渐增大的所述阶梯状掺杂区。6.根据权利要求1至5中任一项所述的半导体结构的制作方法，其特征在于，在提供衬底之后，所述方法还包括：在所述衬底中形成两个间隔设置的隔离结构，在两个所述隔离结构之间的所述衬底中进行离子注入，形成n型漂移区；在所述n型漂移区的远离所述衬底的裸露表面的一侧的所述衬底中进行离子注入，形成p型阱区；在两个所述隔离结构的远离所述n型漂移区的一侧的所述衬底中分别形成两个p型漂移区，所述p型漂移区分别与所述隔离结构、所述p型阱区以及所述n型漂移区接触；在所述n型漂移区中进行两次离子注入，形成间隔的p型基区和n型基区，所述n型漂移区、所述p型基区以及所述n型基区的裸露表面与所述衬底的裸露表面齐平。7.根据权利要求6所述的半导体结构的制作方法，其特征在于，在所述衬底的部分表面上形成多个间隔设置的栅极结构的步骤，包括：在部分所述p型基区以及部分所述n型漂移区的裸露表面上形成所述第一栅极结构；在所述第一栅极结构的远离所述p型基区的一侧的所述n型漂移区的裸露表面上形成多个所述第二栅极结构。8.根据权利要求7所述的半导体结构的制作方法，其特征在于，在各所述第二栅极结构两侧的所述衬底中形成多个间隔的掺杂区的步骤，包括：向各所述第二栅极结构两侧的所述n型漂移区以及部分所述n型基区注入离子，形成多个间隔的所述掺杂区。9.一种半导体结构，其特征在于，所述半导体结构采用权利要求1至8中任一项所述的半导体结构的制作方法制作而成，所述半导体结构包括：衬底；多个间隔设置的栅极结构，位于所述衬底的部分表面上，所述栅极结构包括第一栅极结构和多个第二栅极结构，多个所述第二栅极结构位于所述第一栅极结构的一侧，且任意两个所述第二栅极结构之间的距离沿着预定方向逐渐增大，所述预定方向为所述第一栅极结构指向所述第二栅极结构的方向；阶梯状掺杂区，位于各所述第二栅极结构两侧的所述衬底中。10.根据权利要求9所述的半导体结构，其特征在于，沿着所述预定方向，所述阶梯状掺杂区在所述衬底的厚度方向上的掺杂深度逐渐增大。11.根据权利要求9所述的半导体结构，其特征在于，所述衬底包括：两个隔离结构，两个所述隔离结构间隔设置于所述衬底中；n型漂移区，所述n型漂移区位于两个所述隔离结构之间的所述衬底中；p型阱区，所述p型阱区位于所述n型漂移区的远离所述衬底的裸露表面的一侧；两个p型漂移区，两个所述p型漂移区分别位于两个所述隔离结构的远离所述n型漂移区的一侧的所述衬底中，所述p型漂移区分别与所述隔离结构、所述p型阱区以及所述n型漂
移区接触。

技术总结
本申请提供了一种半导体结构的制作方法以及半导体结构。该方法包括：首先，提供衬底；之后，在衬底的部分表面上形成多个间隔设置的栅极结构，栅极结构包括第一栅极结构和多个第二栅极结构，多个第二栅极结构位于第一栅极结构一侧，且任意两个第二栅极结构之间的距离沿着预定方向逐渐增大；之后，在各第二栅极结构两侧的衬底中形成多个间隔的掺杂区；最后，对掺杂区进行退火操作，使得掺杂区离子扩散，形成连续的阶梯状掺杂区。该方法通过设置多个间隔的第二栅极结构，且相邻第二栅极结构之间的距离依次增大，因而通过离子注入以及退火可以形成阶梯状掺杂区，消除了衬底辅助耗尽效应，进而解决了现有技术中半导体器件的耐压能力较低的问题。较低的问题。较低的问题。


技术研发人员：葛成海 林滔天 叶家明 马丽 何定红
受保护的技术使用者：合肥晶合集成电路股份有限公司
技术研发日：2023.08.17
技术公布日：2023/9/20