半导体器件、集成电路及电子设备的制作方法

1.本技术涉及到半导体技术领域，尤其涉及到一种半导体器件、集成电路及电子设备。


背景技术：

2.sic材料相对si材料具有宽禁带、高临界击穿电场、高热导率及高电子饱和漂移速度等优势，利用sic制作的金属-氧化物半导体场效应晶体管(metal-oxide-semiconductor field-effect transistor，mosfet)相比si制作的绝缘栅双极型晶体管((insulated gate bipolar transistor，igbt)具有高击穿电压、低导通压降等特性。且单极导电特性使得sic mosfet相比si igbt具有更快的开关速度、更低的导通损耗和更低的开关损耗，因此，sic mosfet已经在部分领域取代si igbt。
3.与传统的平面栅mosfet相比，沟槽栅mosfet可缩小mosfet的元胞尺寸，使得芯片元胞的密度增大，进而增大了沟道密度和由此带来的通流能力。沟槽栅mosfet可明显降低器件的导通电阻。然而，在沟槽栅mosfet中，栅氧化层在沟槽底部和拐角处容易造成电场集中，从而导致栅氧化层在低于额定电压下发生击穿，严重影响到器件的阻断特性。为此，提供一种可以减少栅氧化层在沟槽底部和拐角处的电场集中的方案，是本领域技术人员亟待解决的技术问题。


技术实现要素：

4.本技术提供了一种半导体器件、集成电路及电子设备，以提升屏蔽结构对栅氧化层的保护效果，以降低栅氧化层的电场集中，提升半导体器件的击穿电压，以提升半导体器件的可靠性和器件特性。
5.第一方面，本技术提供了一种半导体器件，该半导体器件包括n型的半导体衬底、漂移层、半导体层、沟槽、屏蔽结构、源极和漏极，上述半导体衬底设置于漏极表面，漂移层设置于半导体衬底背离漏极一侧的表面。半导体层设置于漂移层背离半导体衬底的一侧，该半导体层包括源区，该源区为n型的半导体区，且源区在半导体层背离漂移层的一侧裸露设置，半导体层背离漂移层的一侧设置有源极，该源极与源区接触连接。上述沟槽的开口位于半导体层背离漂移层的表面，在沟槽内设置栅极，且在栅极与沟槽的表面之间设置有栅氧化层，此外，上述栅绝缘层覆盖沟槽的开口，且裸露出源区，以便于保持源区与源极的接触，此外，上述源极还与栅绝缘层接触。上述栅极被栅氧化层和栅绝缘层包裹，从而使得栅极和源极之间实现隔离。p型的屏蔽结构设置于漂移层，且屏蔽结构包括多个第一屏蔽结构和多个第二屏蔽结构，上述第一屏蔽结构沿第一方向延伸，第二屏蔽结构沿第二方向延伸，且上述第一方向与第二方向相交，则多个第一屏蔽结构和多个第二屏蔽结构成网格状设置。则可以认为多个第一屏蔽结构和多个第二屏蔽结构形成多个格区，每个格区的周侧均具有屏蔽结构，则位于每个格区内的沟槽中的栅氧化层可以从四周被屏蔽结构保护，有利于更好的降低栅氧化层的电场集中，提升半导体器件的击穿电压，以提升半导体器件的可
靠性和器件特性。
6.一种具体的技术方案中，为了实现上述第一屏蔽结构与第二屏蔽结构的网格化设置，可以使上述第一屏蔽结构为条状，多个第一屏蔽结构平行且间隔第一设定距离排布；同样的，使上述第二屏蔽结构为条状，多个第二屏蔽结构平行且间隔第二设定距离排布。从而上述第一屏蔽结构与第二屏蔽结构交错形成网格状结构。
7.上述第一设定距离与第二设定距离可以相同也可以不同，本技术不做限制。具体的，可以使上述第一设定距离与第二设定距离相等，则第一屏蔽结构与第二屏蔽结构形成的网状结构的格区为菱形或者正方形，形状较为规则。
8.具体设置上述第一屏蔽结构和第二屏蔽结构时，第一屏蔽结构与第二屏蔽结构的交叠区域为第一共有结构。也就是说，可以认为上述第一屏蔽结构和第二屏蔽结构为一体结构，上述第一共有结构既属于第一屏蔽结构，又属于第二屏蔽结构。
9.上述第一屏蔽结构与第二屏蔽结构可以采用一次工艺制备，也可以采用两次工艺分别制备第一屏蔽结构和第二屏蔽结构。当采用两次工艺分别制备第一屏蔽结构和第二屏蔽结构时，可以使第一屏蔽结构的深度与第二屏蔽结构的深度不同，也就是说，可以使第一屏蔽结构朝向半导体衬底的表面与半导体衬底之间的距离，和第二屏蔽结构朝向半导体衬底的表面与半导体衬底之间的距离不同。
10.但是，需要是屏蔽结构的深度大于沟槽的深度，也就是说第一屏蔽结构的深度和第二屏蔽结构的深度都大于沟槽的深度。也就是说，屏蔽结构朝向半导体衬底的表面与半导体衬底之间的距离，小于沟槽朝向半导体衬底的表面与半导体衬底之间的距离。该技术方案中，屏蔽结构可以较好的保护沟槽内的栅氧化层，以减小栅氧化层电场集中的情况。
11.此外，具体设置上述屏蔽结构时，可以使屏蔽结构对称设置于沟槽的周侧。以提升半导体器件的对称性，提升半导体器件的性能。
12.上述沟槽可以包括多个第一沟槽和多个第二沟槽，上述第一沟槽沿第三方向延伸，第二沟槽沿第四方向延伸，且上述第三方向与第四方向相交，则多个第一沟槽和多个第二沟槽呈网格状设置。该技术方案中，可以使半导体器件中的沟槽面积较多，有利于增加半导体器件的沟道面积，从而半导体器件的电阻较小，电流较大，有利于提升半导体器件的性能。
13.具体的，上述第三方向可以与第一方向平行，第四方向可以与第二方向平行。也就是说，第一沟槽与第一屏蔽结构平行，第二沟槽与第二屏蔽结构平行。该技术方案中，可以使屏蔽结构对称设置于沟槽的周侧，以使得保护效果较为对称和均匀，使得沟槽的栅氧化层的电场较为均匀。
14.具体设置上述屏蔽结构和沟槽时，可以使任意相邻的两个第一沟槽之间设置有至少一个第一屏蔽结构，任意相邻的两个第二沟槽之间设置有至少一个第二屏蔽结构。该技术方案使得任意两个第一沟槽之间都不会直接相邻，同样可以使得任意两个第二沟槽之间也都不会之间相邻，以减少沟槽中的栅氧化层的电场集中。
15.具体的技术方案中，可以使第一沟槽与第一屏蔽结构依次间隔设置，第二沟槽与第二屏蔽结构依次间隔设置。
16.上述第一方向与第二方向相交，具体可以使第一方向与第二方向垂直，从而使得第一屏蔽结构与第二屏蔽结构垂直设置。则第一屏蔽结构与第二屏蔽结构形成的格区为矩
形，形状较为规则。上述第一屏蔽结构与第二屏蔽结构形成的格区还可以为正方形，则屏蔽结构具有较好的对称性，使得保护效果较为均匀，沟槽内的栅氧化层的电场较为均匀。
17.具体设置上述屏蔽结构时，屏蔽结构的具体结构也不做限制，例如，上述屏蔽结构沿第五方向延伸，第五方向垂直于第一方向和第二方向。也就是说，屏蔽结构沿第五方向一字型设置，该方案中的屏蔽结构制备工艺较为简单，有利于简化半导体器件的制备工艺。
18.上述屏蔽结构还可以包括第一屏蔽部和第二屏蔽部，上述第一屏蔽部沿第五方向延伸，同样，该第五方向垂直于第一方向和第二方向；上述第二屏蔽部位于第一屏蔽部朝向半导体衬底方向的端部，且上述第二屏蔽部平行于半导体衬底方向延伸。该实施例中，第二屏蔽部形成为第一屏蔽部的凸沿，则第一屏蔽部可以在栅氧化层的四周来保护栅氧化层，第二屏蔽部可以从栅氧化层朝向半导体衬底方向来保护栅氧化层。该方案可以使得屏蔽结构包裹栅氧化层，从栅氧化层各个方向来保护栅氧化层，以减少栅氧化层的电场集中。
19.上述半导体器件还可以包括位于半导体层的第一半导体区和阱区。具体的，上述第一半导体区为p型半导体区，阱区也为p型半导体区，上述第一半导体区的掺杂浓度大于屏蔽结构的掺杂浓度。上述阱区分别与屏蔽结构、源区和第一半导体区接触，第一半导体区还与源极接触，从而使得屏蔽结构、阱区、第一半导体区和源极依次连接，从而实现了屏蔽结构的接地。上述阱区与源区接触形成pn结，第一半导体与源极接触，则第一半导体区将阱区与源区连接，使阱区与源区的pn结短路，避免该pn结开启导通。
20.具体设置上述第一半导体区时，第一半导体区的具体位置不做限制。一种技术方案中，可以使上述第一半导体区在半导体衬底的正投影，和第一屏蔽结构与第二屏蔽结构交叠区域在半导体衬底的正投影重合。该实施例中，第一半导体区也可以与周侧的源区充分接触，且第一半导体区的周侧均为源区，因此，即使在制备第一半导体区时，掩膜出现位置偏移，也可以使第一半导体区与源区和源极保持接触。
21.另一种技术方案中，第一半导体区在半导体衬底的正投影与屏蔽结构在半导体衬底的正投影重合。该方案可以利用一次掩膜工艺，通过调整离子注入的功率和参数来制备第一半导体区和屏蔽结构，以简化半导体器件的制备工艺。当然，本技术技术方案中，也可以使第一半导体区与周侧的源区充分接触，且第一半导体区的周侧均为源区，因此，即使在制备第一半导体区时，掩膜出现位置偏移，也可以使第一半导体区与源区和源极保持接触。
22.上述阱区掺杂浓度小于第一半导体区的掺杂浓度，从而保证阱区的p型掺杂的掺杂浓度不至于过高，可以保证沟道可以打开，以提升沟道面积。
23.上述半导体器件还包括电流扩散层，该电流扩散层为n型半导体区。该电流扩散层的掺杂浓度大于漂移层的掺杂浓度，且小于源区的掺杂浓度。该电流扩散层位于漂移层与半导体层相邻的位置。该电流扩散层具有一定的厚度，具体的，电流扩散层朝向半导体衬底的表面与半导体衬底之间的距离，小于沟槽朝向半导体衬底的表面与半导体衬底之间的距离，从而电流扩散层可以包裹沟槽的底部。该实施例中的电流扩散层可以减少漂移层在上端的扩散电流。
24.第二方面，本技术还提供了一种半导体器件的制备方法，该制备方法用于制备上述第一方面的半导体器件，该制备方法具体包括以下步骤：在n型的半导体衬底的表面外延生长外延层；在外延层表面注入p型掺杂元素，形成p型的阱区；在阱区的表面制备第一掩膜层，第一掩膜层裸露出屏蔽结构对应的区域，注入p型掺杂元素，形成屏蔽结构；去除第一掩
膜层，制备第二掩膜层，第二掩膜层裸露出源区对应的区域，注入n型掺杂元素，形成源区；去除第二掩膜层，制备第三掩膜层，第三掩膜层裸露出沟槽对应的区域，蚀刻形成沟槽；采用高温氧化工艺在沟槽内形成栅氧化层；在栅氧化层内沉积形成栅极；依次制备栅绝缘层、源极和漏极。以此完成半导体器件的制备。
25.第三方面，本技术还提供了另一种半导体器件的制备方法，该制备方法也可以用于制备上述第一方面的半导体器件，该制备方法具体包括以下步骤：在n型的半导体衬底表面外延生长第一外延层，第一外延层为n型半导体层；在第一外延层的表面制备第一掩膜层，第一掩膜层裸露出屏蔽结构对应的区域，注入p型掺杂元素，形成屏蔽结构；去除第一掩膜层，在第一外延层的表面外延生长第二外延层，第二外延层为p型半导体层；在第二外延层的表面制备第二掩膜层，第二掩膜层裸露出源区对应的区域，注入n型掺杂元素，形成源区；去除第二掩膜层，制备第三掩膜层，第三掩膜层裸露出沟槽对应的区域，蚀刻形成沟槽；采用高温氧化工艺在沟槽内形成栅氧化层；在栅氧化层内沉积形成栅极；依次制备栅绝缘层、源极和漏极。以此完成半导体器件的制备。
26.第四方面，本技术还提供了一种集成电路，该集成电路包括电路板和第一方面的半导体器件，该半导体器件设置于上述电路板。半导体器件中的屏蔽结构)可以从四周保护栅氧化层，以降低栅氧化层的电场集中，提升半导体器件的击穿电压，以提升半导体器件的可靠性和器件特性，从而可以提升集成电路的性能和使用寿命。
27.第五方面，本技术还提供了一种电子设备，该电子设备包括壳体和第四方面的集成电路，该集成电路设置于壳体。该电子设备的集成电路具有较好的性能和较长的使用寿命，从而有利于提升电子设备的性能和使用寿命。
附图说明
28.图1为本技术实施例中半导体器件的一种结构示意图；
29.图2为图1中a-a处的一种剖面结构示意图；
30.图3为图1中a-a处的另一种剖面结构示意图；
31.图4为图1中a-a处的另一种剖面结构示意图；
32.图5为图1中a-a处的另一种剖面结构示意图；
33.图6为图1中a-a处的另一种剖面结构示意图；
34.图7为图1中a-a处的另一种剖面结构示意图；
35.图8为本技术实施例中半导体器件的另一种结构示意图；
36.图9为本技术实施例中的一种半导体器件的沟槽、屏蔽结构、第一半导体区和源区在半导体衬底的正投影关系示意图；
37.图10为本技术实施例中的另一种半导体器件的沟槽、屏蔽结构、第一半导体区和源区在半导体衬底的正投影关系示意图；
38.图11为本技术实施例中半导体器件的另一种结构示意图；
39.图12为本技术实施例中半导体器件的一种制备方法；
40.图13为本技术实施例中半导体器件的另一种制备方法。
41.附图标记说明：
42.1-源极；
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2-半导体层；
43.21-源区；
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22-第一半导体区；
44.23-阱区；
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3-栅绝缘层；
45.4-沟槽；
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41-栅极；
46.42-栅氧化层；
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43-第一沟槽；
47.44-第二沟槽；
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45-第二共有结构；
48.5-漂移层；
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6-半导体衬底；
49.7-漏极；
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8-屏蔽结构；
50.81-第一屏蔽结构；
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82-第二屏蔽结构；
51.83-第一共有结构；
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84-第一屏蔽部；
52.85-第二屏蔽部；
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9-电流扩散层。
具体实施方式
53.为了使本技术的目的、技术方案和优点更加清楚，下面将结合附图对本技术作进一步地详细描述。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的实施方式；相反，提供这些实施方式使得本技术更全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。在图中相同的附图标记表示相同或类似的结构，因而将省略对它们的重复描述。本技术中所描述的表达位置与方向的词，均是以附图为例进行的说明，但根据需要也可以做出改变，所做改变均包含在本技术保护范围内。本技术的附图仅用于示意相对位置关系不代表真实比例。
54.需要说明的是，在以下描述中阐述了具体细节以便于充分理解本技术。但是本技术能够以多种不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本技术内涵的情况下做类似推广。因此本技术不受下面公开的具体实施方式的限制。说明书后续描述为实施本技术的较佳实施方式，当然所述描述乃以说明本技术的一般原则为目的，并非用以限定本技术的范围。本技术的保护范围当视所附权利要求所界定者为准。
55.为了方便理解本技术实施例提供的一种半导体器件、集成电路及电子设备，下面首先介绍一下其应用场景。金属-氧化物半导体场效应晶体管，简称金氧半场效晶体管(metal-oxide-semiconductor field-effect transistor，mosfet)，是一种可以广泛使用在模拟电路与数字电路的场效晶体管(field-effect transistor，fet)。场效应晶体管能在很小电流和很低电压的条件下工作，而且它的制造工艺可以很方便地把很多场效应管集成于一体，因此场效应晶体管在大规模集成电路中得到了广泛的应用。例如，可以应用于开关稳压电源、功率放大器、电动汽车车载电源、光伏逆变器、服务器电源以及轨道交通等领域。
56.需要说明的是，在本技术中，在缀有n的层和区域中，表示电子为多数载流子；在缀有p的层和区域中，表示空穴为多数载流子。此外，标记于n或p后的“+”表示掺杂浓度比未标记+的层或区域的掺杂浓度高。包含有相同数量“+”的n或p表示为相近的掺杂浓度，并不限于掺杂浓度相同；标记于n或p后的
“‑”
表示掺杂浓度比未标记+的层或区域的掺杂浓度低。包含有相同数量
“‑”
的n或p表示为相近的掺杂浓度，并不限于掺杂浓度相同。
57.图1为本技术实施例中半导体器件的一种结构示意图，如图1所示，该半导体器件中包括源极1、半导体层2、栅绝缘层3、沟槽4、漂移层5(n-)、n型的半导体衬底6(n+)和漏极
7。其中，半导体衬底6(n+)设置于漏极7的表面，漂移层5(n-)为n型的半导体区，设置在半导体衬底6(n+)背离漏极7一侧的表面，主要用于承载高压。半导体层2设置于漂移层5(n-)背离半导体衬底6(n+)一侧的表面，包括源区21(n+)，该源区21(n+)为n型的半导体区，且源区21(n+)在半导体层2背离漂移层5(n-)的一侧裸露设置。上述沟槽4的开口位于半导体层2背离漂移层5(n-)的表面，在沟槽4内设置栅极41，且在栅极41与沟槽4的表面之间设置有栅氧化层42，此外，上述栅绝缘层3覆盖沟槽4的开口，且裸露出源区21(n+)，使得栅极41被上述栅氧化层42和栅绝缘层3包裹。上述源极1设置于半导体层2背离漂移层5(n-)一侧的表面，且与源区21(n+)和栅绝缘层3接触。上述栅极41被栅氧化层42和栅绝缘层3包裹，从而使得栅极41和源极1之间实现隔离。具体的实施例中，上述半导体器件可以为mosfet，则可以通过向mosfet的栅极41施加栅极偏压来接通或关断mosfet。当栅极偏压高于阈值电压时，mosfet处于导通状态，电流通过mosfet的沟道传导；当栅极偏压低于阈值电压时，电流停止通过沟道传导。例如，对于n型mosfet器件，当施加的栅极偏压高于阈值电压时，器件的p型沟道区内形成导电的n型反型层，该n型反型层连接mosfet的源极1与漏极7，由此器件被接通，多数载流子可以进行传导。上述栅氧化层42在沟槽4的底部和拐角处容易造成电场集中，从而导致栅氧化层42在低于额定电压下发生击穿，严重影响到半导体器件的阻断特性。
58.请继续参考图1，上述半导体器件还包括p型的屏蔽结构8(p)，该p型的屏蔽结构8(p)设置于漂移层5(n-)。该屏蔽结构8(p)可以降低栅氧化层42的电场强度，以使半导体器件在高于额定电压时才会发生击穿，使半导体器件具有良好的阻断特性。提升半导体器件的可靠性和器件特性。图2示出了图1中a-a处的一种剖面结构示意图，主要示意出沟槽4与屏蔽结构8(p)在半导体衬底6(n+)所在的平面的一种投影关系。请结合图1和图2，屏蔽结构8(p)包括多个第一屏蔽结构81(p)和多个第二屏蔽结构82(p)，上述第一屏蔽结构81(p)沿第一方向a延伸，第二屏蔽结构82(p)沿第二方向b延伸。上述第一方向a与第二方向b相交，则多个第一屏蔽结构81(p)与多个第二屏蔽结构82(p)可以呈网格状设置。该实施例中，网格状设置的第一屏蔽结构81(p)和第二屏蔽结构82(p)可以形成多个格区，每个格区的四周被屏蔽结构8(p)包围，则位于每个格区内的沟槽4中的栅氧化层42可以从四周被屏蔽结构8(p)保护，有利于更好的降低栅氧化层42的电场集中，提升半导体器件的击穿电压，以提升半导体器件的可靠性和器件特性。
59.值得说明的，具体设置上述第一屏蔽结构81(p)和第二屏蔽结构82(p)时，第一屏蔽结构81(p)与第二屏蔽结构82(p)的交叠区域为第一共有结构83。也就是说，可以认为上述第一屏蔽结构81(p)和第二屏蔽结构82(p)为一体结构，上述第一共有结构83既属于第一屏蔽结构81(p)，又属于第二屏蔽结构82(p)。该实施例中，在实际制备屏蔽结构8(p)时，可以利用一次掩膜，通过一次工艺形成第一屏蔽结构81(p)和第二屏蔽结构82(p)，以简化屏蔽结构8(p)的制备工艺。
60.上述屏蔽结构8(p)的深度大于沟槽4的深度。具体的，上述屏蔽结构8(p)朝向半导体衬底6(n+)的表面与半导体衬底6(n+)之间的距离，小于沟槽4朝向半导体衬底6(n+)的表面与半导体衬底6(n+)之间的距离。也就是说，屏蔽结构8(p)的深度大于沟槽4的深度。该实施例中，屏蔽结构8(p)可以较好的保护沟槽4内的栅氧化层42，以减小栅氧化层42电场集中的情况。
61.具体设置上述屏蔽结构8(p)时，对于屏蔽结构8(p)的延伸方向和形成的网格形状
不做限制。但是，可以使屏蔽结构8(p)对称设置于沟槽4的周侧，以提升半导体器件的对称性。
62.当然，在其它实施例中，也可以利用两次掩膜，通过两次工艺形成第一屏蔽结构81(p)和第二屏蔽结构82(p)。例如，形成第一次掩膜，利用第一次掩膜形成第一屏蔽结构81(p)；之后去除第一次掩膜，形成第二次掩膜，利用第二次掩膜形成第二屏蔽结构82(p)。该实施例中，上述第一共有结构83可以在两次工艺中任一次进行制备即可，例如，利用第一次掩膜形成第一共有结构83，则第二次掩膜无需裸露上述第一共有结构83所在的区域，只要形成第二屏蔽结构82(p)去除第一共有结构83的区域即可。
63.利用两次工艺制备第一屏蔽结构81(p)和第二屏蔽结构82(p)时，还可以使第一屏蔽结构81(p)的深度与第二屏蔽结构82(p)的深度不同。也就是说，可以使第一屏蔽结构81(p)朝向半导体衬底6(n+)的表面与半导体衬底6(n+)之间的距离，与第二屏蔽结构82(p)朝向半导体衬底6(n+)的表面与半导体衬底6(n+)之间的距离不同。此时，第一共有结构83与第一屏蔽结构81(p)或者第二屏蔽结构82(p)中的一者深度相同即可。
64.请继续参考图2，一种具体的实施例中，上述第一屏蔽结构81(p)为条状，多个第一屏蔽结构81(p)平行且间隔第一设定距离a排布。相类似的，第二屏蔽结构82(p)也为条状，多个第二屏蔽结构82(p)平行且间隔第二设定距离b排布。从而上述第一屏蔽结构81(p)与第二屏蔽结构82(p)交错形成网格状结构。
65.具体的实施例中，上述第一设定距离a与第二设定距离b可以相同也可以不同，本技术不做限制。具体的实施例中，可以使上述第一设定距离a与第二设定距离b相等，则第一屏蔽结构81(p)与第二屏蔽结构82(p)形成的网状结构的格区为菱形或者正方形，形状较为规则。当然，也可以根据半导体器件的具体结构需求，使得第一设定距离a与第二设定距离b不同。
66.请继续参考图2，具体的实施例中，上述第一方向a与第二方向b垂直，则第一屏蔽结构81(p)与第二屏蔽结构82(p)形成的格区为矩形，形状较为规则。此外，当上述第一设定距离a与第二设定距离b相等时，则第一屏蔽结构81(p)与第二屏蔽结构82(p)形成的格区为正方形。屏蔽结构8(p)具有较好的对称性，使得保护效果较为均匀，沟槽4的栅氧化层42的电场较为均匀。
67.图3为图1中a-a处的另一种剖面结构示意图，主要示意出沟槽4与屏蔽结构8(p)在半导体衬底6(n+)所在的平面的另一种投影关系。请参考图3，具体的实施例中，上述第一方向a与第二方向b还可以不垂直，则第一屏蔽结构81(p)与第二屏蔽结构82(p)形成的格区为平行四边形。当上述第一设定距离a与第二设定距离b相等时，则第一屏蔽结构81(p)与第二屏蔽结构82(p)形成的格区为菱形。
68.图4为图1中a-a处的另一种剖面结构示意图，主要示意出沟槽4与屏蔽结构8(p)在半导体衬底6(n+)所在的平面的另一种投影关系。请参考图2至图4所示，具体的实施例中，制备上述沟槽4时，多个沟槽4沿第六方向c延伸，也就是说沟槽4呈条形排列，且延伸方向一致。具体实施例中还可以使多个沟槽4平行且间隔一定距离排列，以使得半导体器件的对称性和均匀性较好。
69.上述第六方向c可以与第一方向a或者第二方向b平行，如图2和图3所示；或者，上述第六方向c还可以与第一方向a和第二方向b均不平行，使第六方向c与第一方向a和第二
方向b之间都具有一定的夹角，如图4所示。还可以使上述第六方向c与第一方向a和第二方向b的夹角相同，以便于提升半导体器件的对称性。
70.图5为图1中a-a处的另一种剖面结构示意图，主要示意出沟槽4与屏蔽结构8(p)在半导体衬底6(n+)所在的平面的另一种投影关系。如图5所示，上述沟槽4可以包括多个第一沟槽43和多个第二沟槽44，上述第一沟槽43沿第三方向d延伸，第二沟槽44沿第四方向e延伸。上述第三方向d与第四方向e相交，则第一沟槽43与第二沟槽44呈网格状设置，该方案中，可以使半导体器件中的沟槽4面积较多，有利于增加半导体器件的沟道面积，从而电阻较小，电流较大，有利于提升半导体器件的性能。
71.值得说明的，具体设置上述第一沟槽43和第二沟槽44时，第一沟槽43与第二沟槽44的交叠区域为第二共有结构45。也就是说，可以认为上述第一沟槽43和第二沟槽44为一体结构，上述第二共有结构45既属于第一沟槽43，又属于第二沟槽44。该实施例中，在实际制备沟槽时，可以利用一次蚀刻工艺形成第一沟槽43和第二沟槽44，以简化沟槽4的制备工艺。
72.当然，在其它实施例中，也可以利用两次蚀刻工艺形成第一沟槽43和第二沟槽44。例如，形成第三次掩膜，利用第三次掩膜蚀刻形成第一沟槽43；之后去除第三次掩膜，形成第四次掩膜，利用第四次掩膜形成第二沟槽44。该实施例中，上述第二共有结构45可以在两次工艺中任一次进行制备即可，例如，利用第一次蚀刻时就形成第二共有结构45，则第二次掩膜无需裸露上述第二共有结构45所在的区域，只要形成于第二沟槽44去除第二共有结构45的区域即可。
73.利用两次工艺制备第一沟槽43和第二沟槽44时，还可以使第一沟槽43的深度与第二沟槽44的深度不同。也就是说，可以使第一沟槽43朝向半导体衬底6(n+)的表面与半导体衬底6(n+)之间的距离，与沟槽4朝向半导体衬底6(n+)的表面与半导体衬底6(n+)之间的距离不同。此时，第二共有结构45与第一沟槽43或者第二沟槽44中的一者深度相同即可。
74.请继续参考图5，一种具体的实施例中，上述第一沟槽43为条状，多个第一沟槽43平行且间隔第三设定距离c排布。相类似的，第二沟槽44也为条状，多个第二沟槽44平行且间隔第四设定距离d排布。从而上述第一沟槽43与第二沟槽44交错形成网状结构。
75.具体的实施例中，上述第三设定距离c与第四设定距离d可以相同也可以不同，本技术不做限制。具体的实施例中，可以使上述第三设定距离c与第四设定距离d相等，则第一沟槽43与第二沟槽44形成的网状结构的格区为菱形或者正方形，形状较为规则。当然，也可以根据半导体器件的具体结构需求，使得第三设定距离c与第四设定距离d不同。
76.请继续参考图5，具体的实施例中，上述第三方向d与第四方向e垂直，则第一沟槽43与第二沟槽44形成的格区为矩形，形状较为规则。此外，当上述第三设定距离c与第四设定距离d相等时，则第一沟槽43与第二沟槽44形成的格区为正方形。沟槽4具有较好的对称性，使得保护效果较为均匀，沟槽4的栅氧化层42的电场较为均匀。
77.如图5所示，具体的实施例中，上述第一方向a与第三方向d相同，第二方向b与第四方向e相同。也就是说，第一沟槽43的延伸方向与第一屏蔽结构81(p)的延伸方向相同，第一沟槽43与第一屏蔽结构81(p)平行；第二沟槽44的延伸方向与第二屏蔽结构82(p)的延伸方向相同，第二沟槽44与第二屏蔽结构82(p)平行。该实施例中，可以使屏蔽结构对称设置于沟槽的周侧，以使得保护效果较为对称和均匀，使得沟槽4的栅氧化层42的电场较为均匀。
78.具体的实施例中，可以使任意相邻的两个第一沟槽43之间设置有至少一个第一屏蔽结构81(p)，任意相邻的两个第二沟槽44之间设置有至少一个第二屏蔽结构82(p)。当然，具体的实施例中，可以使第一沟槽43与第一屏蔽结构81(p)依次间隔设置，第二沟槽44与第二屏蔽结构82(p)依次间隔设置。该技术方案使得任意两个第一沟槽43之间都不会直接相邻，同样可以使得任意两个第二沟槽44之间也都不会之间相邻，以减少沟槽4中的栅氧化层42的电场集中。
79.在其它实施例中，上述第三方向d和第一方向a还可以不相同，第四方向e和第二方向b也可以不相同，但是第三方向d与第一方向a的第一夹角不做限制，第四方向e与第二方向b的第二夹角也不做限制，且第一夹角和第二夹角可以相同也可以不同，本技术对此不做限制。例如图6和图7所示的实施例中，上述第一夹角和第二夹角相同。其中，图6中的第一夹角和第二夹角相同且为45
°
；图7中的第一夹角和第二夹角也相同且为30
°
。
80.请继续参考图1，上述屏蔽结构8(p)沿第五方向f延伸，该第五方向f垂直于上述第一方向a和第二方向b。也就是说，屏蔽结构8(p)沿第五方向f为直线型结构，直接向半导体衬底6(n+)方向延伸。该方案中，制备屏蔽结构8(p)的工艺较为简单，直接进行离子注入即可制备屏蔽结构8(p)。该实施例中，可以认为上述沟槽4也沿第五方向f延伸，也就是说，沟槽4与屏蔽结构8(p)均向半导体衬底6(n+)方向延伸，同样可以简化半导体器件的制备工艺。
81.图8为本技术实施例中半导体器件的另一种结构示意图，如图8所示，另一种实施例中，上述屏蔽结构8(p)包括第一屏蔽部84和第二屏蔽部85。其中，第一屏蔽部84沿第五方向f延伸，该第五方向f垂直于上述第一方向a和第二方向b。也就是说，第一屏蔽部84沿第五方向f为直线型结构，直接向半导体衬底6(n+)方向延伸。上述第二屏蔽部85位于第一屏蔽部84朝向半导体衬底6(n+)一侧的端部，在图8所示的状态下，上述第二屏蔽部85位于第一屏蔽部84的底部。且上述第二屏蔽部85沿平行于半导体衬底6(n+)表面的方向延伸，形成为第一屏蔽部84的凸沿。可以认为上述第一屏蔽部84和第二屏蔽部85为一体结构的屏蔽结构8(p)，则该屏蔽结构8(p)在栅氧化层42的底部向栅氧化层42所在的方向弯折。该实施例中，第一屏蔽部84可以在栅氧化层42的四周来保护栅氧化层42，以减少栅氧化层42受到四周的影响，减少栅氧化层42的电场集中；第二屏蔽部85可以从栅氧化层42朝向半导体衬底6(n+)方向(图8中栅氧化层42的底部)来保护栅氧化层42，以减少栅氧化层42受到底部的影响，减少栅氧化层42的电场集中。该实施例中的屏蔽结构8(p)可以对栅氧化层42形成包裹结构，以有效的屏蔽栅氧化层42受到的干扰，减少栅氧化层42的电场集中，提升半导体器件的可靠性和使用寿命。
82.具体的技术方案中，当第一屏蔽部84的两侧均具有沟槽4时，可以使上述第二屏蔽部85对称设置于第一屏蔽部84的两侧，从而对两侧的栅氧化层42进行保护。或者，根据实际产品需求，也可以使第一屏蔽部84的两侧均具有第二屏蔽部，但是两侧的第二屏蔽部85非对称设置。例如，第一屏蔽部84两侧的沟槽4与第一屏蔽部84的距离不同，则沟槽4与第一屏蔽部84的距离较近的一侧，第二屏蔽部85的延伸方向较短，沟槽4与第一屏蔽部84的距离较远的一侧，第二屏蔽部85的延伸方向较长。当第一屏蔽部84仅仅一侧具有沟槽4时，可以使仅仅第一屏蔽部84朝向沟槽4的一侧设有第二屏蔽部85。
83.请继续参考图8，一种实施例中，半导体器件包括第一半导体区22(p+)和阱区23
(p)，上述第一半导体区22(p+)和阱区23(p)位于半导体层2。具体的，上述第一半导体区22(p+)为p型半导体区，阱区23(p)也为p型半导体区，第一半导体区22(p+)的掺杂浓度大于屏蔽结构8(p)的掺杂浓度。上述阱区23(p)分别与屏蔽结构8(p)、源区21(n+)和第一半导体区22(p+)接触，第一半导体区22(p+)还与源极1接触，从而使得屏蔽结构8(p)、阱区23(p)、第一半导体区和源极1依次连接，从而实现了屏蔽结构8(p)的接地。上述阱区23(p)与源区21(n+)接触形成pn结，第一半导体与源极1接触，则第一半导体区22(p+)将阱区23(p)与源区21(n+)连接，使阱区23(p)与源区21(n+)的pn结短路，避免该pn结开启导通。
84.请参考图8，具体的实施例中，可以使第一半导体区22(p+)与源区21(n+)同层设置，且第一半导体去与源区21(n+)依次交替设置，阱区23(p)设置于上述第一半导体区22(p+)和源区21(n+)朝向漂移区的一侧。图9为本技术实施例中的半导体器件的一种局部俯视结构示意图，展示沟槽4、屏蔽结构8(p)、第一半导体区22(p+)和源区21(n+)在半导体衬底6(n+)的正投影关系示意图。如图8和图9所示，具体设置上述第一半导体区22(p+)时，第一半导体区22(p+)在半导体衬底6(n+)的正投影与第一屏蔽结构81(p)与第二屏蔽结构82(p)交叠区域在半导体衬底6(n+)的正投影重合。该交叠区域接可以理解为上述实施例中的共有区域。该实施例中，第一半导体区22(p+)与周侧的源区21(n+)可以充分接触，且第一半导体区22(p+)的周侧均为源区21(n+)，因此，即使在制备第一半导体区22(p+)时，掩膜出现位置偏移，也可以使第一半导体区22(p+)与源区21(n+)和源极1保持接触。
85.图10为本技术实施例中的半导体器件的另一种局部俯视结构示意图，展示沟槽4、屏蔽结构8(p)、第一半导体区22(p+)和源区21(n+)在半导体衬底6(n+)的正投影关系示意图。如图10所示，具体设置上述第一半导体区22(p+)时，还可以使第一半导体区22(p+)在半导体衬底6(n+)的正投影与屏蔽结构8(p)在半导体衬底6(n+)的正投影重合，也就是说，第一半导体区22(p+)与屏蔽结构8(p)的形状相同。该方案可以利用一次掩膜工艺，通过调整离子注入的功率和参数来制备第一半导体区22(p+)和屏蔽结构8(p)，以简化半导体器件的制备工艺。
86.当然，在其它实施例中，上述第一半导体区22(p+)还可以与屏蔽结构8(p)无关，只要能够与各部分接触即可，本技术对此不做些限制。
87.上述阱区23(p)的掺杂浓度小于第一半导体区22(p+)的掺杂浓度，该实施例中，可以保证阱区23(p)的p型掺杂的掺杂浓度不至于过高，可以保证沟道打开，以提升沟道面积。
88.具体的实施例中，阱区23(p)的掺杂浓度小于屏蔽结构8(p)的掺杂浓度。具体的，可以使屏蔽结构8(p)的掺杂浓度为阱区23(p)的掺杂浓度的10倍～100倍。以提升屏蔽结构的屏蔽性能。
89.图11为本技术实施例中半导体器件的另一种结构示意图，如图11所示，另一种实施例中，上述半导体器件还包括电流扩散层9(n)，该电流扩散层9(n)为n型半导体区，该电流扩散层9(n)的掺杂浓度，大于漂移层5(n-)的掺杂浓度，且小于源区21(n+)的掺杂浓度。该电流扩散层9(n)位于漂移层5(n-)，且位于漂移层5(n-)与半导体层2相邻的位置。该电流扩散层9(n)具有一定的厚度，具体的，电流扩散层9(n)朝向半导体衬底6(n+)的表面与半导体衬底6(n+)之间的距离，小于沟槽4朝向半导体衬底6(n+)的表面与半导体衬底6(n+)之间的距离，从而电流扩散层9(n)可以包裹沟槽4的底部。该实施例中的电流扩散层9(n)可以减少漂移层5(n-)在上端的扩散电流。
90.本技术还提供了两种制备上述实施例中的半导体器件的制备方法，图12为本技术实施例中半导体器件的一种制备方法，该制备方法具体包括以下步骤：
91.步骤s101、在n型的半导体衬底6(n+)表面外延生长外延层；
92.具体的，上述半导体衬底可以为碳化硅(sic)衬底。
93.步骤s102、在外延层表面注入p型掺杂元素，形成p型的阱区；
94.步骤s103、在阱区的表面制备第一掩膜层，第一掩膜层裸露出屏蔽结构8(p)对应的区域，注入p型掺杂元素，形成屏蔽结构8(p)；
95.上述第一掩膜层的材质不做限制，例如，可以为二氧化硅、多晶硅层、氮化层或者氮化硅中的任一种。通过干法刻蚀工艺或者湿法刻蚀工艺形成上述第一掩膜层的第一开口，该第一开口对应上述屏蔽结构所在的区域，之后可以通过离子注入的方式注入p型掺杂元素形成上述屏蔽结构。
96.步骤s104、去除第一掩膜层，制备第二掩膜层，第二掩膜层裸露出源区21(n+)对应的区域，注入n型掺杂元素，形成源区21(n+)；
97.上述第二掩膜层的材质不做限制，例如，可以为二氧化硅、多晶硅层、氮化层或者氮化硅中的任一种。通过干法刻蚀工艺或者湿法刻蚀工艺形成上述第二掩膜层的第二开口，该第二开口对应上述源区所在的区域，之后可以通过离子注入的方式注入n型掺杂元素形成上述源区。
98.步骤s105、去除第二掩膜层，制备第三掩膜层，第三掩膜层裸露出沟槽4对应的区域，蚀刻形成沟槽4；
99.在去除第二掩膜层之后，还可以进行离子激活退火和清洁表面，以便于制备第三掩膜层。上述第三掩膜层的材质不做限制，例如，可以为二氧化硅、多晶硅层、氮化层或者氮化硅中的任一种。通过干法刻蚀工艺或者湿法刻蚀工艺形成上述第三掩膜层的第三开口，该第三开口对应上述沟槽所在的区域，之后可以通过干法刻蚀工艺形成上述沟槽。
100.步骤s106、采用高温氧化工艺在沟槽4内形成栅氧化层42；
101.步骤s107、在栅氧化层42内沉积形成栅极41；
102.步骤s108、依次制备栅绝缘层3、源极1和漏极7。
103.图13为本技术实施例中半导体器件的另一种制备方法，该制备方法包括以下步骤：
104.步骤s201、在n型的半导体衬底6(n+)表面外延生长第一外延层，第一外延层为n型半导体层2；
105.具体的，上述半导体衬底可以为碳化硅(sic)衬底。
106.步骤s202、在第一外延层的表面制备第一掩膜层，第一掩膜层裸露出屏蔽结构8(p)对应的区域，注入p型掺杂元素，形成屏蔽结构8(p)；
107.上述第一掩膜层的材质不做限制，例如，可以为二氧化硅、多晶硅层、氮化层或者氮化硅中的任一种。通过干法刻蚀工艺或者湿法刻蚀工艺形成上述第一掩膜层的第一开口，该第一开口对应上述屏蔽结构所在的区域，之后可以通过离子注入的方式注入p型掺杂元素形成上述屏蔽结构。
108.步骤s203、去除第一掩膜层，在第一外延层的表面外延生长第二外延层，第二外延层为p型半导体层2；
109.步骤s204、在第二外延层的表面制备第二掩膜层，第二掩膜层裸露出源区21(n+)对应的区域，注入n型掺杂元素，形成源区21(n+)；
110.上述第二掩膜层的材质不做限制，例如，可以为二氧化硅、多晶硅层、氮化层或者氮化硅中的任一种。通过干法刻蚀工艺或者湿法刻蚀工艺形成上述第二掩膜层的第二开口，该第二开口对应上述源区所在的区域，之后可以通过离子注入的方式注入n型掺杂元素形成上述源区。
111.步骤s205、去除第二掩膜层，制备第三掩膜层，第三掩膜层裸露出沟槽4对应的区域，蚀刻形成沟槽4；
112.在去除第二掩膜层之后，还可以进行离子激活退火和清洁表面，以便于制备第三掩膜层。上述第三掩膜层的材质不做限制，例如，可以为二氧化硅、多晶硅层、氮化层或者氮化硅中的任一种。通过干法刻蚀工艺或者湿法刻蚀工艺形成上述第三掩膜层的第三开口，该第三开口对应上述沟槽所在的区域，之后可以通过干法刻蚀工艺形成上述沟槽。
113.步骤s206、采用高温氧化工艺在沟槽4内形成栅氧化层42；
114.步骤s207、在栅氧化层42内沉积形成栅极41；
115.步骤s208、依次制备栅绝缘层3、源极1和漏极7。
116.基于相同的发明构思，本技术还提供了一种集成电路，该集成电路包括电路板和上述任一实施例中的半导体器件。该半导体器件设置于上述电路板，半导体器件中的屏蔽结构8(p)可以从四周保护栅氧化层42，以降低栅氧化层42的电场集中，提升半导体器件的击穿电压，以提升半导体器件的可靠性和器件特性，从而可以提升集成电路的性能和使用寿命。
117.基于相同的发明构思，本技术还提供了一种电子设备，该电子设备包括壳体和上述集成电路，集成电路设置于壳体。具体的，上述集成电路可以设置于壳体的内部或者表面，本技术对此不做限制。该电子设备的集成电路具有较好的性能和较长的使用寿命，从而有利于提升电子设备的性能和使用寿命。
118.显然，本领域的技术人员可以对本技术进行各种改动和变型而不脱离本技术的精神和范围。这样，倘若本技术的这些修改和变型属于本技术权利要求及其等同技术的范围之内，则本技术也意图包含这些改动和变型在内。

技术特征：
1.一种半导体器件，其特征在于，包括：n型的半导体衬底；漂移层，所述漂移层设置在所述半导体衬底的表面；半导体层，所述半导体层设置于所述漂移层背离所述半导体衬底的表面，包括源区，所述源区为n型的半导体区，且所述源区在所述半导体层背离所述漂移层的一侧裸露设置；沟槽，所述沟槽的开口位于所述半导体层背离所述漂移层的表面，所述沟槽内设置有栅极，所述栅极与所述沟槽的表面之间设置有栅氧化层；p型的屏蔽结构，所述屏蔽结构设置于所述漂移层，且所述屏蔽结构包括多个第一屏蔽结构和多个第二屏蔽结构，所述第一屏蔽结构沿第一方向延伸，所述第二屏蔽结构沿第二方向延伸，所述第一方向与所述第二方向相交，多个所述第一屏蔽结构与多个所述第二屏蔽结构呈网格状设置；源极，设置于所述半导体层背离所述漂移层的一侧，且与所述源区和所述栅绝缘层接触；漏极，设置于所述半导体衬底远离所述漂移层的一侧。2.如权利要求1所述的半导体器件，其特征在于，所述第一屏蔽结构为条状，多个所述第一屏蔽结构平行且间隔第一设定距离排布；所述第二屏蔽结构为条状，多个所述第二屏蔽结构平行且间隔第二设定距离排布。3.如权利要求1或2所述的半导体器件，其特征在于，所述沟槽包括多个第一沟槽和多个第二沟槽，所述第一沟槽沿第三方向延伸，所述第二沟槽沿第四方向延伸，所述第三方向和所述第四方向相交，多个所述第一沟槽和多个所述第二沟槽呈网格状设置。4.如权利要求3所述的半导体器件，其特征在于，所述第一方向与所述第三方向相同，所述第二方向与所述第四方向相同。5.如权利要求4所述的半导体器件，其特征在于，任意相邻的两个所述第一沟槽之间设置有至少一个所述第一屏蔽结构，任意相邻的两个所述第二沟槽之间设置有至少一个所述第二屏蔽结构。6.如权利要求1～5任一项所述的半导体器件，其特征在于，所述第一方向垂直于所述第二方向。7.如权利要求1～6任一项所述的半导体器件，其特征在于，所述屏蔽结构沿第五方向延伸，所述第五方向垂直与所述第一方向和所述第二方向。8.如权利要求1～6任一项所述的半导体器件，其特征在于，所述屏蔽结构包括第一屏蔽部和第二屏蔽部，所述第一屏蔽部沿第五方向延伸，所述第五方向垂直与所述第一方向和所述第二方向；所述第二屏蔽部位于所述第一屏蔽部朝向所述半导体衬底一侧的端部，且所述第二屏蔽部沿平行于所述半导体衬底的表面的方向延伸，形成所述第一屏蔽部的凸沿。9.如权利要求1～8任一项所述的半导体器件，其特征在于，还包括位于半导体层的第一半导体区和阱区，所述第一半导体区为p型半导体区，所述阱区也为p型半导体区；所述阱区分别与所述屏蔽结构、所述源区和所述第一半导体区接触，且所述第一半导体区还与所述源极接触；所述第一半导体区的掺杂浓度大于所述屏蔽结构的掺杂浓度。10.如权利要求9所述的半导体器件，其特征在于，所述第一半导体区在所述半导体衬
底的正投影与所述第一屏蔽结构与所述第二屏蔽结构交叠区域在所述半导体衬底的正投影重合。11.如权利要求9所述的半导体器件，其特征在于，所述第一半导体区在所述半导体衬底的正投影与所述屏蔽结构在所述半导体衬底的正投影重合。12.如权利要求9～11任一项所述的半导体器件，其特征在于，所述阱区的掺杂浓度小于所述第一半导体区的掺杂浓度。13.如权利要求1～12任一项所述的半导体器件，其特征在于，还包括电流扩散层，所述电流扩散层为n型半导体区，所述电流扩散层位于所述漂移层，且与所述半导体层相邻，所述电流扩散层朝向所述半导体衬底的表面与所述半导体衬底之间的距离，小于所述沟槽朝向所述半导体衬底的表面与所述半导体衬底之间的距离。14.如权利要求1～13任一项所述的半导体器件，其特征在于，所述屏蔽结构朝向所述半导体衬底的表面与所述半导体衬底之间的距离，小于所述沟槽朝向所述半导体衬底的表面与所述半导体衬底之间的距离。15.如权利要求1～14任一项所述的半导体器件，其特征在于，所述第一屏蔽结构朝向所述半导体衬底的表面与所述半导体衬底之间的距离，和所述第二屏蔽结构朝向所述半导体衬底的表面与所述半导体衬底之间的距离不同。16.如权利要求1～15任一项所述的半导体器件，其特征在于，所述屏蔽结构对称设置于所述沟槽的周侧。17.一种集成电路，其特征在于，包括电路板和设置于所述电路板上的如权利要求1-16任一项所述的半导体器件。18.一种电子设备，其特征在于，包括壳体和如权利要求17所述的集成电路，所述集成电路设置于所述壳体。

技术总结
本申请公开了一种半导体器件、集成电路及电子设备，该半导体器件包括n型的半导体衬底、漂移层、半导体层、沟槽、屏蔽结构、源极和漏极。P型的屏蔽结构设置于漂移层，且屏蔽结构包括多个第一屏蔽结构和多个第二屏蔽结构，上述第一屏蔽结构沿第一方向延伸，第二屏蔽结构沿第二方向延伸，且上述第一方向与第二方向相交，则多个第一屏蔽结构和多个第二屏蔽结构成网格状设置。则可以认为多个第一屏蔽结构和多个第二屏蔽结构形成多个格区，每个格区的周侧均具有屏蔽结构，则位于每个格区内的沟槽中的栅氧化层可以从四周被屏蔽结构保护，有利于更好的降低栅氧化层的电场集中，提升半导体器件的击穿电压，以提升半导体器件的可靠性和器件特性。性。性。


技术研发人员：焦春坤
受保护的技术使用者：华为数字能源技术有限公司
技术研发日：2022.03.07
技术公布日：2023/9/20