静电防护电路的制作方法

1.本技术涉及但不限于一种静电防护电路。


背景技术：

2.静电无处不在，假如没有静电防护电路，一块芯片很快会被由于各种各样原因而引入静电所损伤，并且几乎会被一击致命。随着半导体集成工艺的不断发展，半导体器件的特征尺寸越来越小，静电放电esd（electro-static discharge）对其影响越来越大。
3.因此，芯片中通常设有静电防护电路，静电防护电路用于及时泄放静电电荷，避免被保护电路由于承受静电电荷所带来高压而失效，甚至烧毁。


技术实现要素：

4.本技术提供一种静电防护电路，旨在提供一种泄放能力增强且占用芯片面积减少的静电防护电路。
5.第一方面，本技术提供一种静电防护电路，芯片包括电源焊盘、接地焊盘以及i/o焊盘，所述静电防护电路包括：泄放单元，所示泄放单元与所示电源焊盘、所述接地焊盘以及所述i/o焊盘连接；在所述电源焊盘、所述接地焊盘以及所述i/o焊盘中任意一个有静电脉冲时通过所述泄放单元泄放静电电荷；其中，所述泄放单元包括第一泄放单元和第二泄放单元，所述第一泄放单元与所述第二泄放单元、所述电源焊盘、以及所述i/o焊盘连接，所述第二泄放单元与所述接地焊盘以及所述i/o焊盘连接。
6.在一实施例中，所述第一泄放单元包括：第一泄放三极管，其发射极连接所述电源焊盘；第二泄放三极管，其基极连接所述第一泄放三极管的集电极，其发射极连接所述i/o焊盘；第三泄放三极管，其发射极与所述电源焊盘连接，其基极连接所述第一泄放三极管（的基极。
7.在一实施例中，所述第一泄放单元还包括：第一电阻，其第一端连接所述电源焊盘，其第二端连接所述第二泄放三极管的集电极；第二电阻，其第一端连接所述第一泄放三极管的集电极，其第二端连接所述i/o焊盘。
8.在一实施例中，所述第二泄放单元包括：第四泄放三极管，其发射极与所述i/o焊盘连接；第五泄放三极管，其发射极与所述接地焊盘连接，其集电极与所述第四泄放三极管的集电极；
双向三极管，其第一端连接所述第四泄放三极管的基极，其第二端连接所述第五泄放三极管的基极。
9.在一实施例中，所述第二泄放单元包括：第三电阻，其第一端连接所述i/o焊盘，其第二端连接双向三极管的第一端；第四电阻，其第一端连接双向三极管的第二端；其第二端连接所述接地焊盘。
10.在一实施例中，所述双向三极管的基极连接所述第一泄放三极管的基极，所述第三泄放三极管的集电极连接所述双向三极管的第二端。
11.在一实施例中，所述静电防护电路还包括：触发单元，其连接于所述i/o焊盘和所述接地焊盘之间，其触发端连接所述双向三极管的基极，其触发端还连接所述第一泄放三极管的基极。
12.在一实施例中，所述第一泄放三极管、所述第三泄放三极管以及双向三极管为pnp型三极管；所述第二泄放三极管、所述第五泄放三极管以及所述第四泄放三极管为npn型三极管。
13.在一实施例中，所述第二泄放单元包括：在所述i/o焊盘上有正电脉冲时双向三极管的第一端作为发射极；双向三极管在所述i/o焊盘上的正电脉冲的触发下导通，形成所述i/o焊盘到所述电源焊盘的第一泄放路径；其中，所述第一泄放路径包括第三电阻、所述双向三极管的发射极到所述双向三极管的基极、以及第一电阻。
14.在一实施例中，在所述i/o焊盘上有负电脉冲时触发单元产生第一触发信号；所述第一泄放三极管和所述第二泄放三极管在所述第一触发信号的触发下导通，形成所述电源焊盘和所述i/o焊盘之间的第二泄放路径。
15.在一实施例中，在所述i/o焊盘上有正电脉冲时触发单元产生第二触发信号；所述双向三极管和第五泄放三极管在所述第二触发信号的触发下导通，形成所述i/o焊盘到所述接地焊盘之间的第三泄放路径。
16.在一实施例中，所述双向三极管的第二端作为发射极；触发单元还用于在所述i/o焊盘上有负电脉冲时产生第三触发信号；所述双向三极管和第四泄放三极管在所述第三触发信号的触发下导通，形成接地焊盘到所述i/o焊盘之间的第四泄放路径。
17.在一实施例中，触发单元还用于在所述电源焊盘上有静电脉冲时产生第四触发信号；第三泄放三极管和所述第五泄放三极管在所述第四触发信号的触发下导通，形成所述电源焊盘到所述接地焊盘之间的第五泄放路径。
18.在一实施例中，在所述接地焊盘上有静电脉冲时所述双向三极管导通，形成所述接地焊盘和所述电源焊盘之间的第六泄放路径。
19.在一实施例中，触发单元包括：级联二极管，其正极端作为所述触发单元的触发端；第一二极管，其负极端连接所述i/o焊盘，其正极端连接所述级联二极管的负极
端；第二二极管，其正极端连接所述第一二极管的负极端，其负极端连接所述接地焊盘。
20.在一实施例中，所述级联二极管包括多个第三二极管；上一个第三二极管的正极端连接下一个第三二极管的负极端，位于头部的所述第三二极管的正极端作为所述级联二极管的正极端，位于尾部的所述第三二极管的负极端作为所述级联二极管的负极端。
21.本技术实施例提供一种静电防护电路，包括泄放单元，泄放单元与电源焊盘、接地焊盘以及i/o焊盘连接，能够在电源焊盘、接地焊盘以及i/o焊盘中的任意一个焊盘上有静电脉冲时泄放静电电荷，泄放单元占用芯片面积较小，减少芯片成本。并且泄放单元包括第一泄放单元和第二泄放单元，第一泄放单元与第二泄放单元、电源焊盘以及i/o焊盘连接，第二泄放单元与接地焊盘以及i/o焊盘连接，则第一泄放单元和/或第二泄放单元能够分别泄放不同焊盘上的静电电荷，提高静电防护电路的泄放能力。
附图说明
22.此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本技术的实施例，并与说明书一起用于解释本技术的原理。
23.图1为本技术一实施例提供的静电防护电路的具体电路图；图2为本技术另一实施例提供的静电防护电路的具体电路图；图3为本技术一实施例提供的静电防护电路的具体电路图；图4为本图3所示实施例提供的静电防护电路的半导体结构的剖面图；图5为本图3所示实施例提供的静电防护电路的半导体结构的俯视图。
24.通过上述附图，已示出本技术明确的实施例，后文中将有更详细的描述。这些附图和文字描述并不是为了通过任何方式限制本技术构思的范围，而是通过参考特定实施例为本领域技术人员说明本技术的概念。
具体实施方式
25.这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本技术相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本技术的一些方面相一致的装置和方法的例子。
26.本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本技术的其它实施方案。本技术旨在涵盖本技术的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本技术的一般性原理并包括本技术未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本技术的真正范围和精神由下面的权利要求书指出。
27.图1为本技术一实施例提供的芯片的静电防护电路的电路图。如图1所示，本技术一实施例提供的一种静电防护电路，芯片包括电源焊盘vdd、接地焊盘vss以及i/o焊盘，芯片内设的核心电路40与电源焊盘vdd、接地焊盘vss以及i/o焊盘连接，静电防护电路包括第
一防护电路10、第二防护电路20和电源钳位30。
28.第一防护电路10位于电源焊盘vdd和i/o焊盘之间，第二防护电路20位于接地焊盘vss和i/o焊盘之间，电源钳位30位于电源焊盘vdd和接地焊盘vss之间。第一防护电路10和第二防护电路20包括单向防护器件，单向防护器件例如为二极管，电源钳位30包括晶体管。
29.其中，第一防护电路10包括第一单向防护器件，第一单向防护器件的导通方向为i/o焊盘至电源焊盘vdd，第二防护电路20包括第二单向防护器件，第二单向防护器件的导通方向为vss焊盘至i/o焊盘。
30.在电源焊盘vdd上有静电脉冲时，通过vdd-vss放电模式泄放静电，以使得电源焊盘vdd上的静电电荷通过电源钳位30泄放至接地焊盘vss；在接地焊盘vss上有静电脉冲时，通过vss-vdd模式泄放静电，以使得接地焊盘上的静电电荷通过第二防护电路20和第一防护电路10泄放至电源焊盘vdd。
31.在i/o焊盘上有相对于电源焊盘vdd的正电压脉冲时，通过pd（positive to vdd）模式泄放静电，即形成i/o焊盘到电源焊盘vdd之间的泄放路径，该泄放路径包括第一防护电路10，使得i/o焊盘上的正电电荷通过第一防护电路10泄放至电源焊盘vdd。
32.在i/o焊盘上有相对于电源焊盘vdd的负电压脉冲时，通过nd（negative to vdd）模式泄放静电，即形成电源焊盘vdd到i/o焊盘之间的泄放路径，该泄放路径包括电源钳位30和第二防护电路20，使得电源焊盘vdd上的正电电荷通过电源钳位30和第二防护电路20流至i/o焊盘，以泄放i/o焊盘上的负电电荷。
33.在i/o焊盘上有相对于接地焊盘vss的正电压脉冲时，通过ps（positive to vss）模式泄放静电，即形成i/o焊盘至接地焊盘vss之间的泄放路径，该泄放路径包括第一防护电路10和电源钳位30，使得i/o焊盘上的正电电荷通过第一防护电路10和电源钳位30泄放至接地焊盘vss。
34.在i/o焊盘上有相对于接地焊盘vss的负电压脉冲时，通过ns（negative to vss）模式泄放静电，即形成接地焊盘vss至i/o焊盘的泄放路径，该泄放路径包括第二防护电路20，使得接地焊盘vss上的正电电荷通过第二防护电路20流至i/o焊盘，以泄放i/o焊盘上的负电电荷。
35.图2和图3为本技术一实施例提供的芯片的静电防护电路的电路图，如图2和图3所示，本技术一实施例提供的静电防护电路，芯片包括电源焊盘vdd、接地焊盘vss以及i/o焊盘，芯片内设的核心电路与电源焊盘vdd、接地焊盘vss以及i/o焊盘连接，静电防护电路包括泄放单元100，泄放单元100包括第一泄放单元101和第二泄放单元102。
36.泄放单元100与电源焊盘vdd、接地焊盘vss以及i/o焊盘连接，能够在电源焊盘vdd、接地焊盘vss和i/o焊盘中的任意一个焊盘上有静电脉冲时泄放静电电荷。第一泄放单元101与第二泄放单元102、电源焊盘vdd以及i/o焊盘连接，第二泄放单元102与接地焊盘vss和i/o焊盘连接。第一泄放单元101和/或第二泄放单元102分别泄放不同焊盘上的静电电荷。
37.其中，在电源焊盘vdd上有静电脉冲时通过第一泄放单元101和第二泄放单元102将静电电荷泄放至接地焊盘vss；在接地焊盘vss上有静电脉冲时通过第二泄放单元102和第一泄放单元101将静电电荷泄放至电源焊盘vdd。在i/o焊盘上有相对于电源焊盘vdd的正电压脉冲时，通过第二泄放单元102和第一泄放单元101将正电电荷泄放至电源焊盘vdd；在
i/o焊盘上有相对于电源焊盘vdd的负电压脉冲时，通过第一泄放单元101将负电电荷泄放至vdd焊盘；在i/o焊盘上有相对于接地焊盘vss的正电压脉冲时，通过第二泄放单元102将正电电荷泄放至接地焊盘vss；在i/o焊盘上有相对于接地焊盘vss的负电压脉冲时，通过第二泄放单元102将负电电荷泄放至接地焊盘vss。通过电源焊盘vdd与i/o焊盘之间的第一泄放单元101和/或接地焊盘vss与i/o焊盘之间的第二泄放单元102能够泄放任意焊盘上的静电电荷，提高静电防护电路的泄放能力，并且能够减少静电防护电路所占芯片的面积，节省芯片成本，而且通过第一泄放单元101和/或第二泄放单元102泄放任意焊盘上的静电电荷时，产生的泄放路径较短，提高鲁棒性。
38.在一实施例中，核心电路40和i/o焊盘之间设置限流电阻r，以防止i/o焊盘上有静电脉冲时损坏核心电路40中的器件。
39.如图2和图3所示，第一泄放单元101包括第一泄放三极管q1、第二泄放三极管q2和第三泄放三极管q3。第一泄放三极管q1的发射极连接电源焊盘vdd，第二泄放三极管q2的基极连接第一泄放三极管q2的集电极，第二泄放三极管q2的发射极连接i/o焊盘。第三泄放三极管q3的发射极连接电源焊盘vdd，第三泄放三极管q3的基极连接第一泄放三极管q1的基极。第一泄放单元101能够在i/o焊盘上有负电脉冲时，形成电源焊盘vdd和i/o焊盘之间的第二泄放路径，使得电源焊盘vdd上的正电电荷通过第二泄放路径流至i/o焊盘，以泄放i/o焊盘上的负电电荷。具体的，电压焊盘vdd上的正电电荷通过第一泄放三极管q1的发射极到集电极，第一泄放三极管q1的集电极到第二泄放三极管q2的基极，第二泄放三极管q2的基极到发射极，第二泄放三极管q2的发射极到i/o焊盘。
40.在一些实施例中，第一泄放单元101还包括第一电阻r1和第二电阻r2，第一电阻r1的第一端连接电源焊盘vdd，第一电阻r1的第二端连接第二泄放三极管q2的发射极，第二电阻r2的第一端连接第一泄放三极管q1的集电极，第二电阻r2的第二端连接i/o焊盘，第一电阻r1和第二电阻r2为限流电阻，以起到保护电路的作用。
41.第二泄放单元102包括第四泄放三极管q4、第五泄放三极管q5和双向三极管bjt，第四泄放三极管q4的发射极与i/o焊盘连接，第五泄放三极管q5的集电极与第四泄放三极管q4的集电极连接，第五泄放三极管q5的发射极与接地焊盘vss连接。双向三极管bjt的第一端与第四泄放三极管q4的基极连接，双向三极管bjt的第二端与第五泄放三极管q5的基极连接。第二泄放单元102能够在i/o焊盘上有正电脉冲时，形成i/o焊盘到接地焊盘vss之间的第三泄放路径，以泄放i/o焊盘上的正电电荷。具体的，i/o焊盘上的正电电荷通过双向三极管bjt的第一端到第二端，双向三极管bjt的第二端到第五泄放三极管q5的基极，第五泄放三极管q5的基极到发射极，第五泄放三极管q5的发射极到接地焊盘vss。第二泄放单元102还能够在i/o焊盘上有负电脉冲时，形成接地焊盘vss到i/o焊盘之间的第四泄放路径，使得接地焊盘vss上的正电电荷通过第四泄放路径流至i/o焊盘，以泄放i/o焊盘上的负电电荷。具体的，接地焊盘vss上的正电电荷通过双向三极管bjt的第二端到第一端，双向三极管bjt的第一端到第四泄放三极管q4的基极，第四泄放三极管q4的基极到发射极，第四泄放三极管q4的发射极到i/o焊盘。
42.在一些实施例中，第二泄放单元102还包括第三电阻r3和第四电阻r4，第三电阻r3的第一端连接i/o焊盘，第三电阻r3的第二端连接双向三极管bjt的第一端，第四电阻r4的第一端连接双向三极管bjt的第二端，第四电阻r4的第二端连接接地焊盘vss，第三电阻r3
和第四电阻r4为限流电阻，起到保护电路的作用。
43.双向三极管bjt的基极连接第一泄放三极管q1的基极，双向三极管bjt的第二端还连接第三泄放三极管q3的集电极，实现第一泄放单元101和第二泄放单元102的电连接。电连接的第一泄放单元101和第二泄放单元102能够在i/o焊盘上有正电脉冲时，形成i/o焊盘到电源焊盘vdd之间的第一泄放路径，以将i/o焊盘上的正电电荷泄放至电源焊盘vdd。具体的，i/o焊盘上的正电电荷通过双向三极管bjt的第一端到基极，双向三极管bjt的基极到电压焊盘vdd。电连接的第一泄放单元101和第二泄放单元102还能够在电源焊盘vdd上有静电脉冲时，形成电源焊盘vdd到接地焊盘vss之间的第五泄放路径，以将电源焊盘vdd上的静电电荷泄放至接地焊盘vss。具体的，电压焊盘vdd上的静电电荷通过第三泄放三极管q3的发射极到集电极，第三泄放三极管q3的集电极到第五泄放三极管q5的基极，第五泄放三极管q5的基极到发射极，第五泄放三极管q5的发射极到接地焊盘vss。电连接的第一泄放单元101和第二泄放单元102还能够在接地焊盘vss上有静电脉冲时，形成接地焊盘vss到电源焊盘vdd之间的第六泄放路径，以将接地焊盘vss上的静电电荷泄放至电源焊盘vdd。具体的，接地焊盘vss上的静电电荷通过双向三极管bjt的第二端到基极，双向三极管bjt的基极到电压焊盘vdd。
44.如图2和图3所示，静电防护电路还包括触发单元103，触发单元103连接于i/o焊盘和接地焊盘vss之间，触发单元103包括触发端n，触发端n与双向三极管bjt的基极连接，触发端n还与第一泄放三极管q1的基极连接。触发单元103能够在任意焊盘上有静电脉冲时产生触发信号，使得第一泄放单元101和/或第二泄放单元102在触发信号作用下泄放静电电荷。
45.在i/o焊盘上有负电脉冲时，触发单元103产生第一触发信号，第一泄放三极管q1和第二泄放三极管q2在第一触发信号的触发下导通，形成电源焊盘vdd和i/o焊盘之间的第二泄放路径，使得电源焊盘vdd上的正电电荷通过第二泄放路径流至i/o焊盘，以泄放i/o焊盘上的负电电荷。
46.在一些实施例中，如图3所示，第一泄放三极管q1为pnp型三极管，第二泄放三极管q2为npn型三极管，在i/o焊盘上有负电脉冲时，电源焊盘vdd上的正电电荷由第一泄放三极管q1的发射极到基极，以及触发单元103的触发端n，则触发单元103产生第一触发信号，第一泄放晶体管q1在第一触发信号的触发下导通，第一泄放晶体管q1的集电极电流触发第二泄放晶体管q2，第二泄放晶体管q2导通，从而产生包括第一泄放晶体管q1的发射极到集电极以及第二泄放晶体管q2的基极到发射极的第二泄放路径。
47.在i/o焊盘上有正电脉冲时，双向三极管bjt的第一端作为发射极，双向三极管bjt在i/o焊盘上的正电脉冲的触发下导通，形成i/o焊盘到电源焊盘vdd的第一泄放路径，使得i/o焊盘上的正电电荷通过第一泄放路径泄放至电源焊盘vdd，第一泄放路径包括第三电阻r3、双向三极管bjt的发射极到双向三极管的基极，以及第一电阻r1。
48.在i/o焊盘上有正电脉冲时，触发单元103产生第二触发信号，双向三极管bjt和第五泄放晶体管q5在第二触发信号的触发下导通，形成i/o焊盘到接地焊盘vss之间的第三泄放路径，使得i/o焊盘上的正电电荷泄放至接地焊盘vss。
49.在一些实施例中，第五泄放三极管q5为npn型三极管，双向三极管bjt的第一端为发射极，在i/o焊盘上有正电脉冲时，i/o焊盘上的正电电荷由双向三极管bjt的发射极到基
极，以及触发单元103的触发端n，触发单元103产生第二触发信号，双向三极管bjt在第二触发信号作用下导通，双向三极管bjt的集电极电流触发第五泄放三极管q5，第五泄放三极管q5导通，在i/o焊盘和双向三极管bjt之间还连接有第三电阻r3，第三电阻r3起到保护触发单元103的作用，从而形成包括第三电阻r3、双向三极管bjt的发射极到集电极以及第五泄放三极管q5的基极到发射极的第三泄放路径。
50.在i/o焊盘上有负电脉冲时，双向三极管bjt的第二端作为发射极，触发单元103产生第三触发信号，双向三极管bjt和第四泄放三极管q4在第三触发信号的作用下导通，形成接地焊盘vss到i/o焊盘的第四泄放路径，使得接地焊盘vss上的正电电荷流至i/o焊盘，以泄放i/o焊盘上的负电电荷。
51.在一些实施例中，第四泄放三极管q4为npn型三极管，在i/o焊盘上有负电脉冲时，接地焊盘vss上的正电电荷通过双向三极管bjt的发射极至基极，以及触发单元103的触发端n，触发单元103产生第三触发信号，双向三极管bjt在第三触发信号的触发下导通，双向三极管bjt的集电极电流触发第四泄放三极管q4，第四泄放三极管q4导通，接地焊盘vss和双向三极管bjt的发射极之间还连接有第四电阻r4，第四电阻r4起到保护触发单元103的作用，从而形成包括第四电阻r4、双向三极管bjt的发射极到集电极以及第四泄放三极管q4的基极至发射极的第四泄放路径。
52.在电源焊盘vdd上有静电脉冲时，触发单元103产生第四触发信号，第三泄放三极管q3和第五泄放三极管q5在第四触发信号的触发下导通，形成电源焊盘vdd到接地焊盘vss之间的第五泄放路径，使得电源焊盘vdd上的静电电荷泄放至接地焊盘vss。
53.在一些实施例中，第三泄放三极管q3为pnp型三极管，在电源焊盘vdd上有静电脉冲时，电源焊盘vdd上的正电电荷通过第三泄放三极管q3的发射极到基极以及触发单元103的触发端n，触发单元103产生第四触发信号，第三泄放三极管q3在第四触发信号的触发下导通，第三泄放三极管q3的集电极电流触发第五泄放三极管q5，第五泄放三极管q5导通，从而形成包括第三泄放三极管q3的发射极到集电极以及第五泄放三极管q5的基极到发射极的第五泄放路径。
54.在接地焊盘vss上有静电脉冲时，双向三极管bjt导通，形成接地焊盘vss到电源焊盘vdd的第六泄放路径。双向三极管bjt的第二端为发射极，接地焊盘vss上的正电电荷通过双向三极管bjt的发射极到基极，以及第一电阻r1泄放至电源焊盘vdd。
55.在一些实施例中，如图3所示，触发单元103包括级联二极管ds、第一二极管d5和第二二极管d4，级联二极管ds的正极端作为触发单元103的触发端n，第一二极管d5的正极端连接级联二极管d5的负极端，第一二极管d5的负极端连接i/o焊盘，第二二极管d4的正极端连接第一二极管d5的负极端，第二二极管d4的负极端连接接地焊盘vss，级联二极管ds用于调节触发单元103的触发电压，第一二极管d5和第二二极管d4用于调整电荷流向。
56.级联二极管ds包括多个第三二极管，多个第三二极管串联连接，上一个第三二极管的正极端连接下一个第三二极管的负极端，位于头部的第三二极管的正极端作为级联二极管ds的正极端，位于尾部的第三二极管的负极端作为级联二极管ds的负极端，从而可以通过调节第三二极管的数量调节触发单元103的触发电压。
57.图4为本技术一实施例提供的芯片的静电防护电路的半导体结构的剖面图，图5为半导体结构的俯视图，如图4和图5所示，本技术一实施例提供的静电防护电路包括第一泄
放单元101和第二泄放单元102，第一泄放单元101包括第一泄放三极管q1、第二泄放三极管q2和第三泄放三极管q3，第二泄放单元102包括第四泄放三极管q4、第五泄放三极管q5和双向三极管bjt，第一泄放三极管q1、第三泄放三极管q3以及双向三极管bjt为pnp型三极管，第二泄放三极管q2、第四泄放三极管q4以及第五泄放三极管q5为npn型三极管。
58.在p型半导体衬底p-sub中通过n型离子注入形成深n阱（deep n well，dnw），在深n阱dnw的两侧以及p衬底的其他位置再次进行n型离子注入，以在深n阱dnw的两侧各形成一个深度较浅且与深n阱dnw部分相连的n型轻掺杂区以及在p衬底的其他位置形成一个或多个其他n型轻掺杂区。形成深n阱与形成n型轻掺杂区所需的注入能量不同，形成深n阱所需的能量较高，形成n型轻掺杂区所需的能量较低。在深n阱中以及其他n型轻掺杂区间的p型衬底中形成多个p型轻掺杂区。
59.如图4所示，在深n阱dnw的第一侧形成n型轻掺杂区n-well1，在深n阱的第二侧形成n型轻掺杂区n-well3，在n型轻掺杂区n-well1和n型轻掺杂区n-well3之间形成n型轻掺杂区n-well2。在n型轻掺杂区n-well1和n型轻掺杂区n-well2之间的p型衬底中注入p型离子形成p型轻掺杂区p-well1，在n型轻掺杂区n-well2和n型轻掺杂区n-well3之间的p型衬底中注入p型离子形成p型轻掺杂区p-well2。而后，在n型轻掺杂区n-well1中形成n型重掺杂区n0，在p型轻掺杂区p-well1中形成p型重掺杂区p1和n型重掺杂区n1，在n型轻掺杂区n-well2中形成n型重掺杂区n2和p型重掺杂区p2，在p型轻掺杂区p-well2中形成p型重掺杂区p3和n型重掺杂区n3，在n型轻掺杂区n-well3中形成n型重掺杂区n4。
60.如图5所示，p型轻掺杂区p-well1中的p型重掺杂区p1和n型重掺杂区n1分别位于p型轻掺杂区p-well1的两端，n型轻掺杂区n-well2中的n型重掺杂区n2和p型重掺杂区p2分别位于n型轻掺杂区n-well2的两端，p型轻掺杂区p-well2中的p型重掺杂区p3和n型重掺杂区n3分别位于p型轻掺杂区p-well2的两端。由于n型轻掺杂区n-well1、n-well2以及n-well3可以为具有相同离子浓度的掺杂区，在图5中并未示出三个n型轻掺杂区n-well1、n-well2以及n-well3的明确界限，一并示为n-well，且图5中，p型重掺杂区p1、n型重掺杂区n2以及p型重掺杂区p3位于一端，n型重掺杂区n1、p型重掺杂区p2以及n型重掺杂区n3位于另一端。
61.如图4所示，将n型重掺杂区n2和p型重掺杂区p2连接电源焊盘vdd，将n型重掺杂区n1和p型重掺杂区p1连接i/o焊盘，将n型重掺杂区n3和p型重掺杂区p3连接接地焊盘vss，将级联二极管ds的正极端连接n型轻掺杂区n0和n型轻掺杂区n5。
62.p型重掺杂区p2作为第一泄放三极管q1的发射区，n型轻掺杂区n-well2作为第一泄放三极管q1的基区，p型重掺杂区p1与p型轻掺杂区p-well1以及n型轻掺杂区n-well2连接，p型重掺杂区p1作为第一泄放三极管q1的集电区。n型重掺杂区n1作为第二泄放三极管q2的发射区，n型重掺杂区n1和p型轻掺杂区p-well1连接，p型轻掺杂区p-well1作为第二泄放三极管q2的基区，p型轻掺杂区p-well1与n型轻掺杂区n-well2以及n型重掺杂区n2，n型重掺杂区n2作为第二泄放三极管q2的集电区。p型重掺杂区p2作为第三泄放三极管q3的发射区，n型轻掺杂区n-well2作为第三泄放三极管q3的基区，n型轻掺杂区n-well2与p型轻掺杂区p-well2以及p型重掺杂区p3连接，p型重掺杂区p3作为第三泄放三极管q3的集电区。n型重掺杂区n1作为第四泄放三极管q4的发射区， p型轻掺杂区p-well1作为第四泄放三极管q4的基区，n型重掺杂区n0与n型轻掺杂区n-well1以及p型轻掺杂区p-well1连接， n型重
掺杂区n0作为第四泄放三极管q4的集电区。n型重掺杂区n3作为第五泄放三极管q5的发射区， p型轻掺杂区p-well2作为第五泄放三极管q5的基区，p型轻掺杂区p-well2与n型轻掺杂区n-well3以及n型重掺杂区n4与连接，n型重掺杂区n4作为第五泄放三极管q5的集电区。p型重掺杂区p1作为双向三极管bjt的第一端，n型重掺杂区n0作为双向三极管bjt的基区，p型重掺杂区p3作为双向三极管bjt的第二端。
63.在以上技术方案中，静电防护电路包括泄放单元，泄放单元能够在电源焊盘、接地焊盘以及i/o焊盘中的任意一个焊盘上有静电脉冲时泄放静电电荷，泄放单元占用芯片面积较小，减少芯片成本，而且通过泄放单元泄放任意焊盘上的静电电荷时，产生的泄放路径较短，提高鲁棒性。
64.应当理解的是，本技术并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本技术的范围仅由所附的权利要求书来限制。

技术特征：
1.一种静电防护电路，其特征在于，芯片包括电源焊盘、接地焊盘以及i/o焊盘，所述静电防护电路包括：泄放单元，所述泄放单元与所述电源焊盘、所述接地焊盘以及所述i/o焊盘连接；在所述电源焊盘、所述接地焊盘以及所述i/o焊盘中任意一个有静电脉冲时通过所述泄放单元泄放静电电荷；其中，所述泄放单元包括第一泄放单元和第二泄放单元，所述第一泄放单元与所述第二泄放单元、所述电源焊盘以及所述i/o焊盘连接，所述第二泄放单元与所述接地焊盘以及所述i/o焊盘连接。2.根据权利要求1所述的静电防护电路，其特征在于，所述第一泄放单元包括：第一泄放三极管，其发射极连接所述电源焊盘；第二泄放三极管，其基极连接所述第一泄放三极管的集电极，其发射极连接所述i/o焊盘；第三泄放三极管，其发射极与所述电源焊盘连接，其基极连接所述第一泄放三极管的基极。3.根据权利要求2所述的静电防护电路，其特征在于，所述第一泄放单元还包括：第一电阻，其第一端连接所述电源焊盘，其第二端连接所述第二泄放三极管的集电极；第二电阻，其第一端连接所述第一泄放三极管的集电极，其第二端连接所述i/o焊盘。4.根据权利要求2所述的静电防护电路，其特征在于，所述第二泄放单元包括：第四泄放三极管，其发射极与所述i/o焊盘连接；第五泄放三极管，其发射极与所述接地焊盘连接，其集电极与所述第四泄放三极管的集电极；双向三极管，其第一端连接所述第四泄放三极管的基极，其第二端连接所述第五泄放三极管的基极。5.根据权利要求4所述的静电防护电路，其特征在于，所述第二泄放单元包括：第三电阻，其第一端连接所述i/o焊盘，其第二端连接双向三极管的第一端；第四电阻，其第一端连接双向三极管的第二端；其第二端连接所述接地焊盘。6.根据权利要求4所述的静电防护电路，其特征在于，所述双向三极管的基极连接所述第一泄放三极管的基极，所述第三泄放三极管的集电极连接所述双向三极管的第二端。7.根据权利要求4所述的静电防护电路，其特征在于，所述静电防护电路还包括：触发单元，其连接于所述i/o焊盘和所述接地焊盘之间，其触发端连接所述双向三极管的基极，其触发端还连接所述第一泄放三极管的基极。8.根据权利要求4所述的静电防护电路，其特征在于，所述第一泄放三极管、所述第三泄放三极管以及双向三极管为pnp型三极管；所述第二泄放三极管、所述第五泄放三极管以及所述第四泄放三极管为npn型三极管。9.根据权利要求4所述的静电防护电路，其特征在于，所述第二泄放单元包括：在所述i/o焊盘上有正电脉冲时双向三极管的第一端作为发射极；双向三极管在所述i/o焊盘上的正电脉冲的触发下导通，形成所述i/o焊盘到所述电源焊盘的第一泄放路径；其中，所述第一泄放路径包括第三电阻、所述双向三极管的发射极到所述双向三极管
的基极、以及第一电阻。10.根据权利要求7所述的静电防护电路，其特征在于，在所述i/o焊盘上有负电脉冲时触发单元产生第一触发信号；所述第一泄放三极管和所述第二泄放三极管在所述第一触发信号的触发下导通，形成所述电源焊盘和所述i/o焊盘之间的第二泄放路径。11.根据权利要求7所述的静电防护电路，其特征在于，在所述i/o焊盘上有正电脉冲时触发单元产生第二触发信号；所述双向三极管和第五泄放三极管在所述第二触发信号的触发下导通，形成所述i/o焊盘到所述接地焊盘之间的第三泄放路径。12.根据权利要求7所述的静电防护电路，其特征在于，所述双向三极管的第二端作为发射极；触发单元还用于在所述i/o焊盘上有负电脉冲时产生第三触发信号；所述双向三极管和第四泄放三极管在所述第三触发信号的触发下导通，形成接地焊盘到所述i/o焊盘之间的第四泄放路径。13.根据权利要求7所述的静电防护电路，其特征在于，触发单元还用于在所述电源焊盘上有静电脉冲时产生第四触发信号；第三泄放三极管和所述第五泄放三极管在所述第四触发信号的触发下导通，形成所述电源焊盘到所述接地焊盘之间的第五泄放路径。14.根据权利要求4所述的静电防护电路，其特征在于，在所述接地焊盘上有静电脉冲时所述双向三极管导通，形成所述接地焊盘和所述电源焊盘之间的第六泄放路径。15.根据权利要求7所述的静电防护电路，其特征在于，触发单元包括：级联二极管，其正极端作为所述触发单元的触发端；第一二极管，其负极端连接所述i/o焊盘，其正极端连接所述级联二极管的负极端；第二二极管，其正极端连接所述第一二极管的负极端，其负极端连接所述接地焊盘。16.根据权利要求15所述的静电防护电路，其特征在于，所述级联二极管包括多个第三二极管；上一个第三二极管的正极端连接下一个第三二极管的负极端，位于头部的所述第三二极管的正极端作为所述级联二极管的正极端，位于尾部的所述第三二极管的负极端作为所述级联二极管的负极端。

技术总结
本申请提供一种静电防护电路，包括泄放单元，泄放单元与电源焊盘、接地焊盘以及I/O焊盘连接，能够在电源焊盘、接地焊盘以及I/O焊盘中的任意一个焊盘上有静电脉冲时泄放静电电荷，泄放单元占用芯片面积较小，减少芯片成本。并且泄放单元包括第一泄放单元和第二泄放单元，第一泄放单元与第二泄放单元、电源焊盘以及I/O焊盘连接，第二泄放单元与接地焊盘以及I/O焊盘连接，则第一泄放单元和/或第二泄放单元能够分别泄放不同焊盘上的静电电荷，提高静电防护电路的泄放能力。护电路的泄放能力。护电路的泄放能力。


技术研发人员：毛盼 张英韬 刘俊杰 朱玲欣 宋彬 许杞安 吴铁将
受保护的技术使用者：长鑫存储技术有限公司
技术研发日：2022.03.11
技术公布日：2023/9/20