带转换速率控制电路的微控制器的制作方法

带转换速率控制电路的微控制器
1.关联申请：本技术享受以日本专利申请2022-36472(申请日：2022年3月9日)为基础申请的优先权。本技术通过参照该基础申请而包含该基础申请的全部内容。
技术领域
2.本发明的实施方式涉及一种带转换速率控制电路的微控制器，通过预驱动电路以恒定电流对输出功率晶体管的栅极进行充电以及放电。


背景技术：

3.预驱动电路通过改变输出功率晶体管的栅极电压而将输出功率晶体管从截止控制为导通(以下，称为接通)或者从导通控制为截止(以下，称为断开)。使用了预驱动电路的输出功率晶体管的控制技术例如被用于马达控制中的逆变器。
4.为了降低开关损失以及电源电流的噪声，优选将输出功率晶体管的接通的过渡时间以及断开的过渡时间保持为规定的时间。
5.因此，一直以来，预驱动电路使用恒定电流源以预先决定的电流值对输出功率晶体管的栅极的电荷量进行控制，由此使接通、断开时的漏极源极间电压的过渡时间称为恒定。


技术实现要素：

6.实施方式提供一种带转换速率控制电路的微控制器，能够将输出功率晶体管的接通、断开的过渡时间保持为设计值。
7.实施方式的带转换速率控制电路的微控制器具备：预驱动电路，以恒定电流对输出功率晶体管的栅极进行充电以及放电；计测电路，计测与上述预驱动电路连接的上述输出功率晶体管的漏极源极间电压在第1电压与第2电压之间过渡的过渡时间；以及微处理器，读出由上述计测电路计测出的上述过渡时间。上述微处理器对上述预驱动电路的恒定电流设定值进行控制，以使上述过渡时间成为规定的时间。
附图说明
8.图1是表示比较例的马达控制的逆变电路的构成例的图。
9.图2是表示使用了第1实施方式的带转换速率控制电路的微控制器的马达控制的逆变电路的构成例的图。
10.图3是表示第1实施方式的电压比较器的构成例的图。
11.图4是表示第1实施方式的脉冲宽度计测电路的构成例的图。
12.图5是表示使用了第1实施方式的带转换速率控制电路的微控制器的马达控制的逆变电路的动作的例子的时序图。
13.图6是表示第1实施方式的进行过渡时间的平滑化的运算电路的例子的图。
具体实施方式
14.以下，参照附图对实施方式进行说明。
15.(第1实施方式)
16.(构成)
17.图1是表示比较例的马达控制的逆变电路的构成例的图。图2是表示使用了第1实施方式的带转换速率控制电路的微控制器1的马达控制的逆变电路的构成例的图。
18.图2所示的第1实施方式的电路包括图1所示的比较例的电路，因此参照图2对构成进行说明，之后对与图1的比较例之间的差异进行说明。
19.逆变电路是控制马达8的电路，具备带转换速率控制电路的微控制器1(以下，称为微控制器1)、电源6、噪声滤波电路7以及输出功率晶体管tr1～tr6。输出功率晶体管tr1与输出功率晶体管tr4、输出功率晶体管tr2与输出功率晶体管tr5、输出功率晶体管tr3与输出功率晶体管tr6分别经由噪声滤波电路7而串联连接于电源6。
20.在图示的例子中，马达8是3相马达，输出功率晶体管tr1与第1相(例如u相)的高压侧(上层侧)对应，输出功率晶体管tr4与第1相的低压侧(下层侧)对应，输出功率晶体管tr2与第2相(例如v相)的高压侧对应，输出功率晶体管tr5与第2相的低压侧对应，输出功率晶体管tr3与第3相(例如w相)的高压侧对应，输出功率晶体管tr6与第3相的低压侧对应。
21.逆变电路通过使输出功率晶体管tr1～tr6导通/截止，由此将从电源6供给的直流电流转换成被脉冲宽度调制后的交流而向马达8供给，并驱动马达8。另外，更详细来说，如图2的放大图或者图3所示，各输出功率晶体管tr1～tr6具备晶体管tr以及连接在晶体管tr的漏极源极间的回流二极管di。
22.噪声滤波电路7由缓冲电路等构成，降低由于输出功率晶体管tr1～tr6的导通/截止而使电源电流产生的噪声。
23.微控制器1具备第1电路1a以及第2电路1b。第1电路1a与第2电路1b可以构成为不同的集成电路，但例如也可以通过一个集成电路来构成图2所示的微控制器1。
24.第2电路1b具备预驱动控制电路21、预驱动电路(预驱动器)22a～22f、以及电压比较器29。
25.预驱动电路22a对输出功率晶体管tr1的导通/截止进行控制，预驱动电路22b对输出功率晶体管tr2的导通/截止进行控制，预驱动电路22c对输出功率晶体管tr3的导通/截止进行控制，预驱动电路22d对输出功率晶体管tr4的导通/截止进行控制，预驱动电路22e对输出功率晶体管tr5的导通/截止进行控制，预驱动电路22f对输出功率晶体管tr6的导通/截止进行控制。
26.具体而言，预驱动电路22a～22f通过使输出功率晶体管tr1～tr6的栅极电压变化，由此将输出功率晶体管tr1～tr6从截止控制为导通(以下，称为接通)，并且从导通控制为截止(以下，称为断开)。
27.预驱动电路22a～22f分别具备串联排列的恒定电流源23、接通开关24、断开开关25以及恒定电流源26。接通开关24以及断开开关25例如由晶体管构成。接通开关24与断开开关25之间连接于输出功率晶体管tr1～tr6的栅极。
28.预驱动电路22a～22f通过使接通开关24导通、使断开开关25截止，由此将恒定电流源23与输出功率晶体管tr1～tr6的栅极连接，以恒定电流对栅极进行充电而以大致恒定
的变化率提高电位。此外，预驱动电路22a～22f通过使接通开关24截止、使断开开关25导通，由此将恒定电流源26与输出功率晶体管tr1～tr6的栅极连接，以恒定电流对栅极进行放电而以大致恒定的变化率降低电位。另外，预驱动电路22a～22f为，当使接通开关24截止且使断开开关25截止时，输出功率晶体管tr1～tr6的栅极的电位被维持为恒定。
29.如此，预驱动电路22a～22f通过使用恒定电流源23、26对输出功率晶体管tr1～tr6的栅极的电荷量进行控制(以恒定电流进行充电以及放电)，由此使接通、断开时的漏极源极间电压vds的过渡时间trise(参照图5)成为接近设计值(规定的时间)的值。
30.预驱动控制电路21对预驱动电路22a～22f进行控制，而使输出功率晶体管tr1～tr6导通/截止。
31.电压比较器29将输出功率晶体管tr1～tr6各自的漏极源极间电压vds与第1电压vth1以及第2电压vth2(vth2》vth1)进行比较，并发送赋予漏极源极间电压vds横穿第1电压vth1的定时、漏极源极间电压vds横穿第2电压vth2的定时的脉冲状的信号vdsth。
32.第1电路1a具备cpu(central processing unit)11、闪存器(flash rom)12、总线(bus)13、pwm(pulse width modulation：脉冲宽度调制)生成电路14、空载时间生成电路15、控制时间生成电路16以及脉冲宽度计测电路19。
33.电压比较器29以及脉冲宽度计测电路19构成计测电路10。计测电路10计测与预驱动电路22a～22f连接的输出功率晶体管tr1～tr6的漏极源极间电压vds在第1电压vth1与第2电压vth2之间过渡的过渡时间trise(参照图5)。
34.脉冲宽度计测电路19接收从电压比较器29发送的脉冲状的信号vdsth，将信号vdsth的脉冲宽度(时间宽度)转换成数字值，取得漏极源极间电压vds在第1电压vth1与第2电压vth2之间过渡的过渡时间trise。
35.cpu11(微处理器)读出由脉冲宽度计测电路19计测出的过渡时间trise。
36.闪存器12是非易失性地存储由cpu11执行的处理程序的存储介质。存储于闪存器12的处理程序包含进行后述的平滑滤波(参照图6)等滤波运算的程序。
37.总线13是为了在cpu11、闪存器12、pwm生成电路14、空载时间生成电路15、控制时间生成电路16以及脉冲宽度计测电路19之间收发数据、命令而共用的信号传输路径。
38.pwm生成电路14基于cpu11的控制，生成控制马达8的脉冲宽度调制信号(pwm信号)并向空载时间生成电路15发送。
39.空载时间生成电路15从pwm生成电路14接收pwm信号，根据空载时间期间对pwm信号进行调制(具体而言，如图5所示，使pwm信号的上升延迟空载时间期间)而生成信号uh，并将信号uh输出到控制时间生成电路16。空载时间期间是防止高压侧的输出功率晶体管tr1(或tr2、或tr3)与低压侧的输出功率晶体管tr4(或tr5、或tr6)同时导通的期间。
40.控制时间生成电路16将从空载时间生成电路15接收到的信号uh，作为对使输出功率晶体管tr1～tr6的栅极导通/截止的定时进行控制的信号，发送到预驱动控制电路21。
41.此处，在图1所示的比较例的逆变电路中，未设置图2所示的构成中的计测电路10(电压比较器29以及脉冲宽度计测电路19)，cpu11不进行基于计测电路10的计测结果的控制。
42.即，在图1所示的比较例中，恒定电流源23、26的恒定电流设定值被固定为预先决定的值。因而，输出功率晶体管tr1～tr6的栅极以预先决定的恒定电流对电荷量进行控制。
43.但是，输出功率晶体管tr1～tr6存在个体差，有时栅极电容产生偏差。当栅极电容存在偏差时，即使以固定的恒定电流对栅极的电荷量进行控制，有时也无法将输出功率晶体管tr1～tr6的接通、断开的过渡时间trise保持为设计值。
44.此外，当温度变化时，有时输出功率晶体管tr1～tr6的特性变化。当特性变化时，即使以固定的恒定电流对栅极的电荷量进行控制，有时也无法将输出功率晶体管tr1～tr6的接通、断开的过渡时间trise保持为设计值。
45.例如，当接通、断开的过渡时间trise比设计值短时，由于开关而引起的功率损失(开关损失)减少。但是，当过渡时间trise比设计值短时，电源电流产生振铃，所产生的振铃成为噪声源，因此需要增大噪声滤波电路7的电路规模。
46.此外，当接通、断开的过渡时间trise比设计值长时，电源电流的振铃减少，但开关损失增加。
47.对应于这一点，本实施方式的图2所示的构成为，即使输出功率晶体管tr1～tr6存在栅极电容的偏差、温度变化等，也能够将输出功率晶体管tr1～tr6的接通、断开的过渡时间trise保持为设计值。
48.参照图3以及图4对本实施方式的计测电路10的构成进一步进行说明。图3是表示第1实施方式的电压比较器29的构成例的图。
49.另外，在图3中，为了使图示简洁，记载了第1相的输出功率晶体管tr1、tr4，省略了其他相的输出功率晶体管tr2～tr3、tr5～tr6的记载。进而，在图3中，记载了第1相的高压侧的预驱动电路22a，省略了其他预驱动电路22b～22f的图示。
50.然后，在图3～图5中，对第1相的高压侧的接通侧进行说明，省略第1相的低压侧的接通侧的说明以及第1相的高压侧及低压侧的断开侧的说明。并且，还省略了与其他相有关的说明，但是关于省略的各部分，能够理解为与第1相的高压侧的接通侧相关的说明相同。
51.空载时间生成电路15从pwm生成电路14接收pwm信号(图5的pwm_u)，生成在从pwm信号的上升起经过空载时间期间之后上升的信号uh，并作为第1相(例如u相)的高压侧的控制信号而发送到控制时间生成电路16。另外，信号uh的下降与pwm信号的下降为相同的定时。空载时间生成电路15还将信号uh进一步发送到脉冲宽度计测电路19。
52.控制时间生成电路16从空载时间生成电路15接收信号uh，作为对使输出功率晶体管tr1的栅极导通/截止的定时进行控制的信号而发送到预驱动控制电路21。
53.预驱动控制电路21基于接收到的信号uh生成高压侧接通信号hon，并通过高压侧接通信号hon对接通开关24进行控制。
54.当信号uh为低电平l而输出功率晶体管tr1截止时，如图5所示，输出功率晶体管tr1的漏极源极间电压vds示出恒定的值(例如电源电压vdd(或者接近电源电压vdd的值))。
55.另一方面，当信号uh成为高电平h而通过高压侧接通信号hon使接通开关24导通时，从空载时间期间(包含于空闲阶段)进入阶段1(图5的阶段以及src_meas_state)。当进入阶段1时，恒定电流源23与输出功率晶体管tr1的栅极连接，以恒定电流对栅极进行充电，栅极的电压逐渐上升。随着栅极的电压上升，输出功率晶体管tr1的漏极源极间的电阻值下降，漏极源极间电压vds如图5所示那样从电源电压vdd逐渐下降。
56.当漏极源极间电压vds成为第2电压vth2以下时，从阶段1进入阶段2。进而，当漏极源极间电压vds成为第1电压vth1以下时，从阶段2进入阶段3。当进入阶段3一段时间时，漏
极源极间的电阻值成为能够忽略的值，漏极源极间电压vds成为0。当信号uh成为低电平l时，阶段3结束而转移到空闲阶段。
57.通过包括电压比较器29以及脉冲宽度计测电路19的计测电路10，监视这样的输出功率晶体管tr1的漏极源极间电压vds。
58.如图3所示，电压比较器29具备电阻r1～r4、差分器31、第1比较器32、第2比较器33、xor电路34以及电压源35、36。
59.输出功率晶体管tr1的漏极端子经由电阻r1与差分器31的非反相输入端子连接。输出功率晶体管tr1的源极端子经由电阻r2与差分器31的反相输入端子连接。差分器31的非反相输入端子经由电阻r3与低电压侧(vss等)连接。差分器31的输出端子经由电阻r4与差分器31的反相输入端子连接。
60.输出功率晶体管tr1的漏极端子的电压vd，作为第1监视信号而输入到差分器31的非反相输入端子。输出功率晶体管tr1的源极端子的电压vs，作为第2监视信号而输入到差分器31的反相输入端子。
61.差分器31计算从电压vd减去电压vs而得到的漏极源极间电压vds，并发送到第1比较器32的非反相输入端子以及第2比较器33的非反相输入端子。
62.在第1比较器32的反相输入端子连接有第1电压vth1的电压源35。第1比较器32将输入到非反相输入端子的漏极源极间电压vds与第1电压vth1进行比较，在漏极源极间电压vds低于第1电压vth1时发送逻辑值0的逻辑信号ls1，在漏极源极间电压vds为第1电压vth1以上时发送逻辑值1的逻辑信号ls1。
63.在第2比较器33的反相输入端子连接有第2电压vth2(vth2》vth1)的电压源36。第2比较器33将输入到非反相输入端子的漏极源极间电压vds与第2电压vth2进行比较，在漏极源极间电压vds低于第2电压vth2时发送逻辑值0的逻辑信号ls2，在漏极源极间电压vds为第2电压vth2以上时发送逻辑值1的逻辑信号ls2。
64.从第1比较器32发送的逻辑信号ls1以及从第2比较器33发送的逻辑信号ls2，由xor电路34进行运算。xor电路34在逻辑信号的组合(ls1,ls2)为(0,0)或者(1,1)时发送逻辑值0的信号vdsth，在为(0,1)或者(1,0)时发送逻辑值1的信号vdsth。但是，由于vth2》vth1，所以不存在(0,1)，在(1,0)时信号vdsth的逻辑值成为1。
65.因而，电压比较器29输出在漏极源极间电压vds为第1电压vth1以上且小于第2电压vth2的期间(即，在第1电压vth1与第2电压vth2之间通过的期间)成为逻辑值1(高电平h)、在低于第1电压vth1的期间以及为第2电压vth2以上的期间成为逻辑值0(低电平l)的脉冲状的信号vdsth。
66.图4是表示第1实施方式的脉冲宽度计测电路19的构成例的图。
67.脉冲宽度计测电路19具备上升检测器41、下降检测器42、src计数器43、第1寄存器44(p2_time寄存器)、第2寄存器45(p3_time寄存器)、脉冲顺序监视电路46以及第3寄存器47(src_rate寄存器(src_rate_[uvwxyz]_[rf]))。
[0068]
上升检测器41接收从电压比较器29发送的信号vdsth，检测信号vdsth的逻辑值从0上升到1的边沿，在检测到的定时发送锁存信号vdsth_r。
[0069]
下降检测器42接收从电压比较器29发送的信号vdsth，检测信号vdsth的逻辑值从1下降到0的边沿，在检测到的定时发送锁存信号vdsth_f。
[0070]
src计数器43接收系统时钟cl、以及来自空载时间生成电路15的信号uh。src计数器43在信号uh从低电平l变化为高电平h的时刻开始基于系统时钟cl的计数，在信号uh为高电平h的期间持续进行计数(图5的src_counter)。此外，src计数器43在信号uh变为低电平l的情况下将计数器清零。
[0071]
第1寄存器44对接收到来自上升检测器41的锁存信号vdsth_r的时刻的src计数器43的计数值进行保持。即，在第1寄存器44中保持与从阶段1转移到阶段2的时刻(p2_time)对应的计数值。
[0072]
第2寄存器45对接收到来自下降检测器42的锁存信号vdsth_f的时刻的src计数器43的计数值进行保持。即，在第2寄存器45中保持与从阶段2转移到阶段3的时刻(p3_time)对应的计数值。
[0073]
脉冲顺序监视电路46监视在以信号uh成为高电平h的时刻为起点的适当的期间内输入了信号vdsth的情况、以及输入了信号vdsth的次数适当的情况。脉冲顺序监视电路46进行图5的src_meas_state所示那样的状态监视，例如在阶段3结束的定时(信号uh从高电平h变化为低电平l的定时)，将所监视的状态作为标记信息而保存在第3寄存器47中(图5的src_rate_u_r)。在标记信息被保存在第3寄存器47中的同时，第1寄存器44所保存的计数值(表示脉冲状的信号vdsth的上升时刻的计数值)作为p2_time而保存在第3寄存器47中，第2寄存器45所保存的计数值(表示脉冲状的信号vdsth的下降时刻的计数值)作为p3_time而保存在第3寄存器47中。
[0074]
cpu11经由总线13与第3寄存器47连接，在任意的定时读出保存在第3寄存器47中的信息。
[0075]
cpu11读出保存在第3寄存器47中的信息，并判定是否从标记信息中适当地取得了p2_time以及p3_time。此处，在判定为能够适当地取得的情况下，cpu11计算出p2_time与p3_time之间的差分，作为漏极源极间电压vds在第1电压vth1与第2电压vth2之间通过的期间的数字值。此处计算出的数字值表示与信号vdsth的逻辑值成为1的脉冲宽度(时间宽度)对应的过渡时间trise。
[0076]
cpu11对所取得的过渡时间trise进行例如图6所示那样的用于平滑化的滤波运算。图6是表示第1实施方式的进行过渡时间trise的平滑化的运算电路的例子的图。在图6的例子中，作为平滑滤波器而使用指数平滑移动平均(ema：exponential moving average)滤波器50，cpu11根据存储于闪存器12的滤波运算程序而软件地执行与图6所示的运算电路对应的运算处理，并计算平滑化后的过渡时间trise_ema。
[0077]
ema滤波器50具备乘法器51、加法器52、延迟器53以及乘法器54。过渡时间trise被输入到乘法器51。乘法器51的输出被输入到加法器52。加法器52的输出被输出到ema滤波器50的外部，进而还被输入到延迟器53。延迟器53的输出被输入到乘法器54。乘法器54的输出被输入到加法器52。
[0078]
此处，在将n设为整数时，将n周期的向ema滤波器50的输入即过渡时间trise表示为x(n)，将从ema滤波器50输出的平滑化后的过渡时间trise_ema表示为y(n)。
[0079]
乘法器51对输入x(n)乘以系数α而输出α
×
x(n)。
[0080]
延迟器53输入(n-1)周期的输出y(n-1)，延迟1个周期而在n周期输出。
[0081]
乘法器54对来自延迟器53的输出y(n-1)乘以系数(1-α)而输出(1-α)
×
y(n-1)。此
处，乘法器51相乘的系数α与乘法器54相乘的系数(1-α)的合计为1，即成为归一化系数。
[0082]
加法器52将从乘法器51输入的α
×
x(n)与从乘法器54输入的(1-α)
×
y(n-1)相加，作为n周期的输出y(n)。因而，下式(1)成立。
[0083]
y(n)＝α
×
x(n)+(1-α)
×
y(n-1)
……
(1)
[0084]
作为一例，在选择了α＝1/2的情况下，y(n)成为将对x(n)乘以系数1/2而得到的值、对x(n-1)乘以系数1/4而得到的值、对x(n-2)乘以系数1/8而得到的值、
……
相加的结果，可知是以时间越从当前时刻远离则权重越指数函数地减少的加权来进行平滑化。
[0085]
如上所述，cpu11根据存储于闪存器12的滤波运算程序而软件地进行平滑化，因此能够灵活地应对滤波运算的规格变更、参数变更。因而，平滑滤波器当然并不限定于ema滤波器。
[0086]
cpu11以在计算出的平滑化后的过渡时间trise_ema比设计值短的情况下降低恒定电流设定值、在比设计值长的情况下提高恒定电流设定值的方式，计算新的恒定电流值ccv，并将计算出的恒定电流值ccv经由控制时间生成电路16发送到预驱动控制电路21。
[0087]
预驱动控制电路21将接收到的新的恒定电流值ccv设定到预驱动电路22a的恒定电流源23。通过反复进行针对这样的转换速率的反馈控制，即使存在栅极电容的偏差、温度变化等，也能够将输出功率晶体管tr1的接通的过渡时间(漏极源极间电压vds在第1电压vth1与第2电压vth2之间过渡的时间)trise保持为设计值。
[0088]
根据第1实施方式，cpu11对预驱动电路22a～22f的恒定电流设定值进行控制，以使漏极源极间电压vds在第1电压vth1与第2电压vth2之间过渡的过渡时间trise成为规定的时间。因此，能够降低由于输出功率晶体管tr1～tr6的个体差而引起的栅极电容的偏差、由于温度变化而引起的特性变化的影响，而将过渡时间trise保持为设计值。
[0089]
由于过渡时间trise被保持为设计值，所以能够将由于电源电流的振铃而引起的噪声抑制在一定范围内，能够使噪声滤波电路7小型化。此外，由于能够将输出功率晶体管tr1～tr6的损失抑制为一定值，所以作为输出功率晶体管tr1～tr6能够使用容量比以往小的输出功率晶体管。由此，能够降低马达控制的逆变电路整体的成本。
[0090]
进而，由作为微处理器的cpu11软件地进行反馈控制中的控制量的计算，因此能够削减专用的硬件而减小电路规模，还能够灵活地应对规格变更等。
[0091]
此外，通过将包括第1电路1a以及第2电路1b的微控制器1构成为一个集成电路，由此与由多个集成电路构成的情况相比，能够降低成本，能够简化逆变电路的构成。
[0092]
(第2实施方式)
[0093]
参照第1实施方式的各图对第2实施方式进行说明。在第2实施方式中，主要对与第1实施方式的不同点进行说明。
[0094]
如图2所示，cpu11经由总线13与空载时间生成电路15连接，能够由cpu11设定空载时间。
[0095]
cpu11基于与通过预驱动电路22a(或22b、或22c)使高压侧的输出功率晶体管tr1(或tr2、或tr3)断开时的过渡时间trise相关的p3_time的时刻，推断到通过预驱动电路22d(或22e、或22f)使低压侧的输出功率晶体管tr4(或tr5、或tr6)开始接通为止的时刻，由此计算出空载时间的所需最小限度的时间(作为空载时间发挥功能的最短时间)。
[0096]
同样，cpu11基于与通过预驱动电路22d(或22e、或22f)使低压侧的输出功率晶体
管tr4(或tr5、或tr6)断开时的过渡时间trise相关的p3_time的时刻，推定到通过预驱动电路22a(或22b、或22c)使高压侧的输出功率晶体管tr1(或tr2、或tr3)开始接通为止的时刻，由此计算出空载时间的所需最小限度的时间(作为空载时间发挥功能的最短时间)。
[0097]
断开时的p3_time是漏极源极间电压vds变得高于第2电压vth2(vds》vth2)时的计数值。当变得vds》vth2时，输出功率晶体管成为几乎截止状态。如果取得高压侧或者低压侧的p3_time，则能够推定出输出功率晶体管完全成为截止状态的时刻(vds例如成为电源电压vdd的时刻)。如果将空载时间设定为，在输出功率晶体管完全成为截止状态的时刻，相反侧(低压侧或者高压侧)的输出功率晶体管开始接通，则其成为所需最小限度的空载时间。
[0098]
cpu11将计算出的所需最小限度的空载时间设定于空载时间生成电路15。
[0099]
由此，能够将以往以恒定值设定的空载时间设定为最小限度的时间，能够减少在空载时间期间产生的输出功率晶体管tr1～tr6的功率损失。
[0100]
第2实施方式的其他构成、作用与第1实施方式相同。
[0101]
根据第2实施方式，能够发挥与第1实施方式大致相同的效果，并且基于使一侧(高压侧或者低压侧)断开时的p3_time来设定使另一侧(低压侧或者高压侧)接通时的空载时间。因此，在第2实施方式中，能够将以往以固定值设定的空载时间缩短到所需最小限度的时间。
[0102]
进而，在空载时间期间在回流二极管di中流动的电流也成为功率损失的原因，但在第2实施方式中使空载时间最小化，因此能够进一步减少功率损失。
[0103]
对本发明的几个实施方式进行了说明，但这些实施方式是作为例子而提示的，并不意图对发明的范围进行限定。这些新的实施方式能够以其他各种方式加以实施，在不脱离发明的主旨的范围内能够进行各种省略、置换、变更。这些实施方式及其变形包含于发明的范围及主旨中，并且包含于专利请求范围所记载的发明和与其等同的范围中。

技术特征：
1.一种带转换速率控制电路的微控制器，具备：预驱动电路，以恒定电流对输出功率晶体管的栅极进行充电以及放电；计测电路，计测与上述预驱动电路连接的上述输出功率晶体管的漏极源极间电压在第1电压与第2电压之间过渡的过渡时间；以及微处理器，读出由上述计测电路计测出的上述过渡时间，上述微处理器对上述预驱动电路的恒定电流设定值进行控制，以使上述过渡时间成为规定的时间。2.根据权利要求1所述的带转换速率控制电路的微控制器，其中，上述微处理器进一步设定空载时间，该空载时间防止串联连接于电源的高压侧的输出功率晶体管与低压侧的输出功率晶体管同时导通。3.根据权利要求1所述的带转换速率控制电路的微控制器，其中，上述带转换速率控制电路的微控制器由一个集成电路构成。4.根据权利要求1所述的带转换速率控制电路的微控制器，其中，上述计测电路具备：电压比较器，将上述输出功率晶体管的漏极源极间电压与上述第1电压以及上述第2电压分别进行比较，生成在上述漏极源极间电压未处于上述第1电压与上述第2电压之间时成为低电平、在上述漏极源极间电压处于上述第1电压与上述第2电压之间时成为高电平的脉冲信号；以及脉冲宽度计测电路，将来自上述电压比较器的上述脉冲信号的上升时刻以及下降时刻分别进行锁存而存储于寄存器。5.根据权利要求4所述的带转换速率控制电路的微控制器，其中，上述计测电路进一步具备脉冲顺序监视电路，该脉冲顺序监视电路监视被输入上述脉冲信号的定时以及所输入的次数适当的情况。6.一种带转换速率控制电路的微控制器，具备：预驱动电路，以恒定电流对串联连接于电源的高压侧的输出功率晶体管和低压侧的输出功率晶体管中的一方的栅极进行充电以及放电；计测电路，计测上述预驱动电路使上述一方的输出功率晶体管断开时的上述一方的输出功率晶体管的漏极源极间电压在第1电压与第2电压之间过渡的过渡时间；以及微处理器，读出由上述计测电路计测出的上述过渡时间，上述微处理器基于上述过渡时间，将到上述高压侧的输出功率晶体管和上述低压侧的输出功率晶体管中的另一方开始接通为止的空载时间设定为所需最小限度的时间。

技术总结
本发明涉及一种带转换速率控制电路的微控制器。实施方式的带转换速率控制电路的微控制器具备：预驱动电路，以恒定电流对输出功率晶体管的栅极进行充电以及放电；计测电路，计测输出功率晶体管的漏极源极间电压在第1电压与第2电压之间过渡的过渡时间；以及微处理器。微处理器对预驱动电路的恒定电流设定值进行控制，以使过渡时间成为规定的时间。以使过渡时间成为规定的时间。以使过渡时间成为规定的时间。


技术研发人员：筱原诚
受保护的技术使用者：东芝电子元件及存储装置株式会社
技术研发日：2022.08.12
技术公布日：2023/9/20