一种时钟接收电路及高速模数转换器的制作方法

1.本发明涉及集成电路设计技术领域，特别涉及一种时钟接收电路及高速模数转换器。


背景技术：

2.现有技术包括无线和有线两种通信系统，这两种系统需要为模数转换器(analog-to-digitalconverter，adc)提供一个高速且高精度的时钟，时钟抖动(clockjitter)指在某一个给定的点上时钟周期发生短暂性变化，使得时钟周期在不同的周期上可能加长或者缩短；时钟边沿的变化不可能总是理想的瞬变，它总会有一个从高到低或者从低到高的变化过程，这就导致某一个给定的点上时钟周期发生短暂性变化，使得时钟周期在不同的周期上可能加长或者缩短，产生时钟抖动；是高速高分辨率adc中影响最大源之一，它为高频输入信号的adc性能建立了一个物理边界。
3.在高采样率下，adc的采样时钟抖动会限制adc的信噪比；高性能模数转换器需要低抖动时钟信号才能在高输入频率(输入频率高于80mhz)下获得高分辨率。最新的adc研究报告表明，adc的信噪比(signal-noiseratio，snr)都被100fs的均方根(rootmeansquare，rms)抖动所限制，并且大部分低于1ps。这种边界不仅适用于高速实现，也适用于高分辨率设计，其中信噪比snr大于80db的adc都受到1ps的均方根抖动的限制，时钟抖动越大，在精确采样时间内的不确定性越高，分辨率就越低。


技术实现要素：

4.本发明提供了一种时钟接收电路及高速模数转换器，其目的是为了降低在高采样率的情况下模数转换器的时钟抖动，提高模数转换器的分辨率。
5.为了达到上述目的，本发明提供了一种时钟接收电路，包括：
6.用于将差分正弦信号转换为单端方波时钟信号的自偏置差分放大电路；
7.用于将单端方波时钟信号转换为差分方波时钟信号的锁存器；
8.用于将差分方波时钟信号转换为频率时钟信号的差分二分频电路；
9.自偏置差分放大电路的输入端与信号源端连接，自偏置差分放大电路的输出端与锁存器的输入端连接，锁存器的输出端与差分二分频电路的输入端连接，差分二分频电路的输出端与adc中非交叠时钟电路的输入端连接。
10.进一步来说，自偏置差分放大电路包括：
11.第一自偏置差分放大器和第二自偏置差分放大器；
12.第一自偏置差分放大器的输入端、第二自偏置差分放大器的输入端均与信号源端连接，第一自偏置差分放大器的输出端、第二自偏置差分放大器的输出端均与锁存器的输入端连接。
13.进一步来说，第一自偏置差分放大器包括：
14.第一mos管、第二mos管、第三mos管、第四mos管、第五mos管和第六mos管；
15.第一mos管的栅极、第三mos管的栅极与信号源端的第一端连接，第二mos管的栅极、第四mos管的栅极与信号源段的第二端连接，第一mos管的源极与第五mos管的漏极、第二mos管的源极连接，第一mos管的漏极与第三mos管的漏极、第五mos管的栅极、第六mos管的栅极连接，第三mos管的源极与第六mos管的漏极、第四mos管的源极连接，第四mos管的漏极与第二mos管的漏极均与锁存器的第一输入端连接，第五mos管的源极接地，第六mos管的源极与电源端连接。
16.进一步来说，第二自偏置差分放大器包括：
17.第七mos管、第八mos管、第九mos管、第十mos管、第十一mos管和第十二mos管；
18.第七mos管的栅极、第九mos管的栅极与信号源端的第一端连接，第八mos管的栅极、第十mos管的栅极与信号源端的第二端连接，第七mos管的源极与第十一mos管的漏极、第八mos管的源极连接，第七mos管的漏极与第九mos管的漏极、第十一mos管的栅极、第十二mos管的栅极连接，第九mos管的源极与第十二mos管的漏极、第十mos管的源极连接，第十mos管的漏极、第八mos管的漏极均与锁存器的第二输入端连接，第十一mos管的源极接地，第十二mos管的源极与电源端连接。
19.进一步来说，锁存器包括：第一反相器和第二反相器；
20.第一反相器的输入端分别与第八mos管的漏极、第十mos管的漏极、第二反相器的输出端、差分二分频电路的第一输入端连接，第一反相器的输出端分别与第二mos管的漏极、第四mos管的漏极、第二反相器的输入端、差分二分频电路的第二输入端连接。
21.进一步来说，锁存器还包括：第三反相器和第四反相器；
22.第三反相器的输入端分别与第一反相器的输出端、第二反相器的输入端连接，第三反相器的输出端与差分二分频电路的第二输入端连接；
23.第四反相器的输入端分别与第一反相器的输入端、第二反相器的输出端连接，第四反相器的输出与差分二分频电路的第一输入端连接。
24.进一步来说，差分二分频电路包括：
25.由第十三mos管、第十四mos管、第十五mos管、第十六mos管、第十七mos管、第十八mos管、第十九mos管、第二十mos管、第二十一mos管、第二十二mos管、第二十三mos管和第二十四mos管组成的第一差分d触发器；
26.第十三mos管的源极分别与第十四mos管的源极、第二十一mos管的源极、第二十二mos管的源极连接并接入电源端，第十三mos管的漏极与第十五mos管的源极连接，第十五mos管的栅极与分别与第十六mos管的栅极、第三反相器的输出端连接，第十五mos管的漏极分别与第二十二mos管的栅极、第十七mos管的漏极连接，第十七mos管的栅极与第四反相器的输出端连接，第十七mos管的源极与第十九mos管的漏极连接，第十九mos管的源极分别与第二十mos管的源极、第二十三mos管的源极、第二十四mos管的源极连接并接地，第二十mos管的漏极与十八mos管源极连接，第十八mos管的栅极与第四反相器的输出端连接，第十八mos管的漏极分别与二十四mos管的漏极、第二十二mos管的漏极、第十六mos管的漏极连接，第十六mos管的源极与第十四mos管的漏极连接，第二十一mos管的栅极分别与第二十二mos管的漏极、第二十四mos管的漏极连接，第二十一mos管的漏极分别与第二十三mos管的漏极、第二十四mos管的栅极连接，第二十三mos管的栅极分别与第二十二mos管的漏极、第二十四mos管的漏极连接，第二十四mos管的漏极与第二十二mos管的漏极连接；
27.由第二十五mos管、第二十六mos管、第二十七mos管、第二十八mos管、第二十九mos管、第三十mos管、第三十一mos管、第三十二mos管、第三十三mos管、第三十四mos管、第三十五mos管、第三十六mos管组成的第二差分d触发器；
28.第二十五mos管的源极分别与第二十六mos管的源极、第三十三mos管的源极、第三十四mos管的源极连接，第二十五mos管的栅极与第十八mos管的漏极连接，第二十五mos管的漏极与二十七mos管的源极连接，第二十七mos管的栅极分别与第二十八mos管的栅极、第四反相器的输出端连接，第二十七mos管的漏极分别与第三十四mos管的栅极、第十三mos管的栅极、第十九mos管的栅极、第二十九mos管的漏极、adc中非交叠时钟电路的第一输入端连接，第二十九mos管的栅极与第三反相器的输出端连接，第二十九mos管的源极与第三十一mos管的源极连接，第三十一mos管的栅极与第十八mos管的漏极连接，第三十一mos管的源极分别与第三十二mos管的源极、第三十五mos管的源极、第三十六mos管的源极连接并接地，第三十二mos管的栅极与第十五mos管的漏极连接，第三十二mos管的漏极与第三十mos管的源极连接，第三十mos管的栅极与第三反相器的输出端连接，第三十mos管的漏极分别与第十四mos管的栅极、第二十mos管的栅极、第三十四mos管的漏极、第三十六mos管的漏极、第二十八mos管的漏极、adc中非交叠时钟电路的第二输入端连接，第二十八mos管的源极与第二十六mos管的漏极连接，第二十六mos管的栅极与第十五mos管的漏极连接，第三十三mos管的栅极分别与第三十四mos管的漏极、第三十六mos管的漏极连接，第三十三mos管的漏极分别与第三十五mos管的漏极、第三十六mos管的栅极连接，第三十五mos管的栅极分别与第三十四mos管的漏极、第十六mos管的漏极连接，第三十六mos管的漏极与第三十四mos管的漏极连接。
29.本发明还提供了一种高速模数转换器，包括时钟接收电路。
30.本发明的上述方案有如下的有益效果：
31.本发明所设计的时钟接收电路包括自偏置差分放大电路、锁存器、差分二分频电路；与传统的cmos差分放大器相比，电路结构相对较为简单，且基于自偏置差分放大电路将差分正弦信号转变成单端方波时钟信号，在自偏置差分放大电路的输出端通过锁存器巧妙的将两个单端方波时钟信号变成差分方波时钟信号，再通过差分二分频电路得出所需的频率时钟信号并送入adc中非交叠时钟电路，降低了在高采样率的情况下模数转换器的时钟抖动，提高了模数转换器的分辨率。
32.本发明的其它有益效果将在随后的具体实施方式部分予以详细说明。
附图说明
33.图1为本发明实施例的原理框图；
34.图2为本发明实施例中第一自偏置差分放大器的电路图；
35.图3为本发明实施例中第二自偏置差分放大器的电路图；
36.图4为本发明实施例中第一差分d触发器的电路图；
37.图5为本发明实施例中第二差分d触发器的电路图；
38.图6为本发明实施例的仿真结果图。
具体实施方式
39.为使本发明要解决的技术问题、技术方案和优点更加清楚，下面将结合附图及具体实施例进行详细描述。显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
40.在本发明的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。
41.在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是锁定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。
42.此外，下面所描述的本发明不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。
43.本发明针对现有的问题，提供了一种时钟接收电路及高速模数转换器。
44.如图1所示，本发明的实施例提供了一种时钟接收电路，包括：
45.用于将差分正弦信号转换为单端方波时钟信号的自偏置差分放大电路；
46.用于将单端方波时钟信号转换为差分方波时钟信号的锁存器；
47.用于将差分方波时钟信号转换为频率时钟信号的差分二分频电路；
48.自偏置差分放大电路的输入端与信号源端连接，自偏置差分放大电路的输出端与锁存器的输入端连接，锁存器的输出端与差分二分频电路的输入端连接，差分二分频电路的输出端与adc中非交叠时钟电路的输入端连接。
49.由于直接从片外输入高频方波信号给adc，用于提供高速高精度时钟是非常困难的，为了提供低抖动时钟源，本发明实施例设计了时钟接收电路，且由于单端输入的时钟信号难以实现小于100fs的均方根rms抖动，但差分放大器具有较好的电源和地噪声抑制比，因此本发明实施例采用差分结构，其工作原理如下：
50.信号源端将差分正弦信号vinp、vinn分为两路输入自偏置差分放大电路进行双端转单端，得到两个单端方波时钟信号并输出给锁存器，通过锁存器快速将两个单端方波时钟信号构成差分输出，并对差分正弦信号vinp、vinn通过转单端到输出的延迟时间进行补偿，快速稳定地输出差分方波时钟信号给差分二分频电路，最终得出所需的频率时钟信号并送入adc中非交叠时钟电路。
51.最优选的是，自偏置差分放大电路包括：
52.第一自偏置差分放大器和第二自偏置差分放大器；
53.第一自偏置差分放大器的输入端、第二自偏置差分放大器的输入端均与信号源端连接，第一自偏置差分放大器的输出端、第二自偏置差分放大器的输出端均与锁存器的输入端连接。
54.本发明实施例所设计的自偏置差分放大电路相比于传统的差分转单端电路来说，结构简单且没有静态电流，具有吸入和供出大电流的能力，在节约了功耗的情况下，还可以降低时钟抖动。
55.最优选的是，如图2所示，第一自偏置差分放大器包括：
56.第一mos管m1、第二mos管m2、第三mos管m3、第四mos管m4、第五mos管m5和第六mos管m6；
57.第一mos管m1的栅极、第三mos管m3的栅极与信号源端的第一端连接，第二mos管m2的栅极、第四mos管m4的栅极与信号源段的第二端连接，第一mos管m1的源极与第五mos管m5的漏极、第二mos管m2的源极连接，第一mos管m1的漏极与第三mos管m3的漏极、第五mos管m5的栅极、第六mos管m6的栅极连接，第三mos管m3的源极与第六mos管m6的漏极、第四mos管m4的源极连接，第四mos管m4的漏极与第二mos管m2的漏极均与锁存器的第一输入端连接，第五mos管m5的源极接地，第六mos管m6的源极与电源端连接。
58.本发明实施例中第一自偏置差分放大器的工作原理如下：
59.通过将第五mos管m5、第六mos管m6的栅极连接到第一mos管m1、第三mos管m3的漏极来实现差分放大器尾电流的自适应；当差分正弦信号vinp上升时，第一mos管m1和第三mos管m3的漏极端电压下降，并使第六mos管m6导通，电流增大，这个电流通过第四mos管m4流向连接在第二mos管m2和第四mos管m4的漏极端的负载，在这种情况下，第五mos管m5的电流为零；当差分正弦信号vinp下降时，第五mos管m5导通，且大电流经过负载从第二mos管m2泄漏，因此第一自偏置差分放大器具有吸入和供出大电流的能力，并且没有大的静态电流。由于第一自偏置差分放大器从差分正弦信号vinp到输出的延迟时间比从差分正弦信号vinn到输出的延迟时间长，存在时间上的延迟差，造成时钟抖动clockjitter会有所下降。
60.最优选的是，如图3所示，第二自偏置差分放大器包括：
61.第七mos管m7、第八mos管m8、第九mos管m9、第十mos管m10、第十一mos管m11和第十二mos管m12；
62.第七mos管m7的栅极、第九mos管m9的栅极与信号源端的第一端连接，第八mos管m8的栅极、第十mos管m10的栅极与信号源端的第二端连接，第七mos管m7的源极与第十一mos管m11的漏极、第八mos管m8的源极连接，第七mos管m7的漏极与第九mos管m9的漏极、第十一mos管m11的栅极、第十二mos管m12的栅极连接，第九mos管m9的源极与第十二mos管m12的漏极、第十mos管m10的源极连接，第十mos管m10的漏极、第八mos管m8的漏极均与锁存器的第二输入端连接，第十一mos管m11的源极接地，第十二mos管m12的源极与电源端连接。
63.本发明实施例中第二自偏置差分放大器的工作原理如下：
64.通过将第十一mos管m11、第十二mos管m12的栅极连接到第七mos管m7、第九mos管m9的漏极来实现差分放大器尾电流的自适应，当差分正弦信号vinp上升时，第七mos管m7和第九mos管m9的漏极端电压下降，并使第十二mos管m12导通，电流增大，这个电流通过第十mos管m10流向连接在第八mos管m8和第十mos管m10的漏极端的负载，在这种情况下，第十一mos管m11的电流为零；当差分正弦信号vinp下降时，第十一mos管m11导通，且大电流经过负载从第八mos管m8泄漏，因此第二自偏置差分放大器具有吸入和供出大电流的能力，并且没有大的静态电流。由于第二自偏置差分放大器从差分正弦信号vinp到输出的延迟时间比从差分正弦信号vinn到输出的延迟时间长，存在时间上的延迟差，造成时钟抖动clockjitter
会有所下降。
65.最优选的是，锁存器包括：第一反相器和第二反相器；
66.第一反相器的输入端分别与第八mos管m8的漏极、第十mos管m10的漏极、第二反相器的输出端、差分二分频电路的第一输入端连接，第一反相器的输出端分别与第二mos管m2的漏极、第四mos管m4的漏极、第二反相器的输入端、差分二分频电路的第二输入端连接。
67.最优选的是，锁存器还包括：第三反相器和第四反相器；
68.第三反相器的输入端分别与第一反相器的输出端、第二反相器的输入端连接，第三反相器的输出端与差分二分频电路的第二输入端连接；
69.第四反相器的输入端分别与第一反相器的输入端、第二反相器的输出端连接，第四反相器的输出与差分二分频电路的第一输入端连接。
70.在本发明实施例中，将两路单端方波时钟信号输入至锁存器，通过第一反相器和第二反相器首尾相接快速建立差分方波时钟信号，再通过第三反相器和第四反相器将差分方波时钟信号进行反相后输入至差分二分频电路，锁存器不仅使得差分正弦信号vinp、vinn通过自偏置差分放大电路到输出的延迟时间上得到了补偿，而且使得差分输出快速稳定。
71.最优选的是，差分二分频电路包括：
72.由第十三mos管m13、第十四mos管m14、第十五mos管m15、第十六mos管m16、第十七mos管m17、第十八mos管m18、第十九mos管m19、第二十mos管m20、第二十一mos管m21、第二十二mos管m22、第二十三mos管m23和第二十四mos管m24组成的第一差分d触发器，如图4所示；
73.第十三mos管m13的源极分别与第十四mos管m14的源极、第二十一mos管m21的源极、第二十二mos管m22的源极连接并接入电源端，第十三mos管m13的漏极与第十五mos管m15的源极连接，第十五mos管m15的栅极与分别与第十六mos管m16的栅极、第三反相器的输出端连接，第十五mos管m15的漏极分别与第二十二mos管m22的栅极、第十七mos管m17的漏极连接，第十七mos管m17的栅极与第四反相器的输出端连接，第十七mos管m17的源极与第十九mos管m19的漏极连接，第十九mos管m19的源极分别与第二十mos管m20的源极、第二十三mos管m23的源极、第二十四mos管m24的源极连接并接地，第二十mos管m20的漏极与十八mos管源极连接，第十八mos管m18的栅极与第四反相器的输出端连接，第十八mos管m18的漏极分别与二十四mos管的漏极、第二十二mos管m22的漏极、第十六mos管m16的漏极连接，第十六mos管m16的源极与第十四mos管m14的漏极连接，第二十一mos管m21的栅极分别与第二十二mos管m22的漏极、第二十四mos管m24的漏极连接，第二十一mos管m21的漏极分别与第二十三mos管m23的漏极、第二十四mos管m24的栅极连接，第二十三mos管m23的栅极分别与第二十二mos管m22的漏极、第二十四mos管m24的漏极连接，第二十四mos管m24的漏极与第二十二mos管m22的漏极连接；
74.在本发明实施例中，第一差分d触发器的工作原理如下：
75.数据从输入端d和db输入至第十三mos管m13、第十九mos管m19、第十四mos管m14和第二十mos管m20的栅极，时钟信号clk和clkb接入第十五mos管m15、第十六mos管m16、第十七mos管m17和第十八mos管m18的栅极，第二十一mos管m21、第二十二mos管m22、第二十三mos管m23和第二十四mos管m24组成latch锁存电路。当输入端d为高电平，且时钟信号clk为高电平时，第十七mos管m17、第十八mos管m18导通，第十三mos管m13和第十五mos管m15关
闭，qb点位会被拉低，与此同时，输入端db为低电平，时钟信号clkb为低电平时，第十四mos管m14、第十六mos管m16导通，第十八mos管m18、第二十mos管m20关闭，q点电位会被拉高，通过latch锁存电路的正反馈，可以快速实现qb、q两点电位的建立。当输入端d为低电平，且时钟信号clk为高电平时，输出qb点电平会被拉低，q点电位会被拉高。当时钟信号clk为低电平时，无论输入端d为何种状态，输出时钟信号均保持不变。
76.由第二十五mos管m25、第二十六mos管m26、第二十七mos管m27、第二十八mos管m28、第二十九mos管m29、第三十mos管m30、第三十一mos管m31、第三十二mos管m32、第三十三mos管m33、第三十四mos管m34、第三十五mos管m35、第三十六mos管m36组成的第二差分d触发器，如图5所示；
77.第二十五mos管m25的源极分别与第二十六mos管m26的源极、第三十三mos管m33的源极、第三十四mos管m34的源极连接，第二十五mos管m25的栅极与第十八mos管m18的漏极连接，第二十五mos管m25的漏极与二十七mos管的源极连接，第二十七mos管m27的栅极分别与第二十八mos管m28的栅极、第四反相器的输出端连接，第二十七mos管m27的漏极分别与第三十四mos管m34的栅极、第十三mos管m13的栅极、第十九mos管m19的栅极、第二十九mos管m29的漏极、adc中非交叠时钟电路的第一输入端连接，第二十九mos管m29的栅极与第三反相器的输出端连接，第二十九mos管m29的源极与第三十一mos管m31的源极连接，第三十一mos管m31的栅极与第十八mos管m18的漏极连接，第三十一mos管m31的源极分别与第三十二mos管m32的源极、第三十五mos管m35的源极、第三十六mos管m36的源极连接并接地，第三十二mos管m32的栅极与第十五mos管m15的漏极连接，第三十二mos管m32的漏极与第三十mos管m30的源极连接，第三十mos管m30的栅极与第三反相器的输出端连接，第三十mos管m30的漏极分别与第十四mos管m14的栅极、第二十mos管m20的栅极、第三十四mos管m34的漏极、第三十六mos管m36的漏极、第二十八mos管m28的漏极、adc中非交叠时钟电路的第二输入端连接，第二十八mos管m28的源极与第二十六mos管m26的漏极连接，第二十六mos管m26的栅极与第十五mos管m15的漏极连接，第三十三mos管m33的栅极分别与第三十四mos管m34的漏极、第三十六mos管m36的漏极连接，第三十三mos管m33的漏极分别与第三十五mos管m35的漏极、第三十六mos管m36的栅极连接，第三十五mos管m35的栅极分别与第三十四mos管m34的漏极、第十六mos管m16的漏极连接，第三十六mos管m36的漏极与第三十四mos管m34的漏极连接。
78.在本发明实施例中，第二差分d触发器的工作原理如下：
79.数据从输入端d和db输入至第二十五mos管m25、第三十一mos管m31、第二十六mos管m26、第三十二mos管m32的栅极，时钟信号clk和clkb接入第二十七mos管m27、第二十八mos管m28、第二十九mos管m29、第三十mos管m30的栅极，第三十三mos管m33、第三十四mos管m34、第三十五mos管m35、第三十六mos管m36组成latch锁存电路。当输入端d为高电平，且时钟信号clk为高电平时，第二十九mos管m29、第三十mos管m30导通，第二十五mos管m25、第二十七mos管m27关闭，qb点位同样会被拉低，与此同时，输入端db为低电平，时钟信号clkb为低电平时，第二十六mos管m26、第二十八mos管m28导通，第三十mos管m30、第三十二mos管m32关闭，q点电位同样会被拉高，通过latch锁存电路的正反馈，可以快速实现qb、q两点电位的建立。当输入端d为低电平，且时钟信号clk为高平时，输出qb点电位被拉低，q点电位被拉高；当时钟信号clk为低电平时，无论输入端d为什么状态，输出时钟信号均保持不变。
80.从上述电路原理可知，本发明实施例中的差分二分频电路不再是传统的架构，而是通过了最少的mos管构成两个差分d触发器，贡献出较小的时钟抖动；这样从信号源端输入的差分正弦信号在通过时钟接收电路转换成方波时钟信号整个处理过程都是差分的。
81.本发明实施例通过蒙特卡罗对时钟接收电路进行仿真，仿真结果如图6所示，设定蒙特卡罗的数量取500点，如图6(a)所示当温度为-50度时，时钟接收电路的抖动jitter不超过42.4fs，如图6(b)所示当温度为27度时，时钟接收电路的抖动jitter不超过43fs，如图6(c)所示当温度为80度时，时钟接收电路的抖动jitter不超过44fs，如图6(d)所示当温度为125度时，时钟接收电路的抖动jitter不超过45fs；综上所述，在130lp工艺下在蒙特卡罗仿真中14位adc的以200m的采样速率，时钟接收电路能做到抖动jitter小于50fs。
82.本发明实施例所设计的时钟接收电路包括自偏置差分放大电路、锁存器、差分二分频电路；与传统的cmos差分放大器相比，电路结构较为简单，且基于自偏置差分放大电路将差分正弦信号转变成单端方波时钟信号，在自偏置差分放大电路的输出端通过锁存器巧妙的将两个单端方波时钟信号变成差分方波时钟信号，再通过差分二分频电路得出所需的频率时钟信号并送入adc中非交叠时钟电路，降低了在高采样率的情况下模数转换器的时钟抖动，提高了模数转换器的分辨率。
83.本发明实施例还提供了一种高速模数转换器，包括低抖动始终接收驱动电路。
84.以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

技术特征：
1.一种时钟接收电路，其特征在于，包括：用于将差分正弦信号转换为单端方波时钟信号的自偏置差分放大电路；用于将所述单端方波时钟信号转换为差分方波时钟信号的锁存器；用于将所述差分方波时钟信号转换为频率时钟信号的差分二分频电路；所述自偏置差分放大电路的输入端与信号源端连接，所述自偏置差分放大电路的输出端与所述锁存器的输入端连接，所述锁存器的输出端与所述差分二分频电路的输入端连接，所述差分二分频电路的输出端与adc中非交叠时钟电路的输入端连接。2.根据权利要求1所述的时钟接收电路，其特征在于，所述自偏置差分放大电路包括：第一自偏置差分放大器和第二自偏置差分放大器；所述第一自偏置差分放大器的输入端、所述第二自偏置差分放大器的输入端均与所述信号源端连接，所述第一自偏置差分放大器的输出端、所述第二自偏置差分放大器的输出端均与所述锁存器的输入端连接。3.根据权利要求2所述的时钟接收电路，其特征在于，所述第一自偏置差分放大器包括：第一mos管、第二mos管、第三mos管、第四mos管、第五mos管和第六mos管；所述第一mos管的栅极、所述第三mos管的栅极与所述信号源端的第一端连接，所述第二mos管的栅极、所述第四mos管的栅极与所述信号源段的第二端连接，所述第一mos管的源极与所述第五mos管的漏极、所述第二mos管的源极连接，所述第一mos管的漏极与所述第三mos管的漏极、所述第五mos管的栅极、所述第六mos管的栅极连接，所述第三mos管的源极与所述第六mos管的漏极、所述第四mos管的源极连接，所述第四mos管的漏极与所述第二mos管的漏极均与所述锁存器的第一输入端连接，所述第五mos管的源极接地，所述第六mos管的源极与电源端连接。4.根据权利要求3所述的时钟接收电路，其特征在于，所述第二自偏置差分放大器包括：第七mos管、第八mos管、第九mos管、第十mos管、第十一mos管和第十二mos管；所述第七mos管的栅极、所述第九mos管的栅极与所述信号源端的第一端连接，所述第八mos管的栅极、所述第十mos管的栅极与所述信号源端的第二端连接，所述第七mos管的源极与所述第十一mos管的漏极、所述第八mos管的源极连接，所述第七mos管的漏极与所述第九mos管的漏极、所述第十一mos管的栅极、所述第十二mos管的栅极连接，所述第九mos管的源极与所述第十二mos管的漏极、所述第十mos管的源极连接，所述第十mos管的漏极、所述第八mos管的漏极均与所述锁存器的第二输入端连接，所述第十一mos管的源极接地，第十二mos管的源极与电源端连接。5.根据权利要求4所述的时钟接收电路，其特征在于，所述锁存器包括：第一反相器和第二反相器；所述第一反相器的输入端分别与所述第八mos管的漏极、所述第十mos管的漏极、所述第二反相器的输出端、所述差分二分频电路的第一输入端连接，所述第一反相器的输出端分别与所述第二mos管的漏极、所述第四mos管的漏极、所述第二反相器的输入端、所述差分二分频电路的第二输入端连接。6.根据权利要求5所述的时钟接收电路，其特征在于，所述锁存器还包括：第三反相器
和第四反相器；所述第三反相器的输入端分别与所述第一反相器的输出端、所述第二反相器的输入端连接，所述第三反相器的输出端与所述差分二分频电路的第二输入端连接；所述第四反相器的输入端分别与所述第一反相器的输入端、所述第二反相器的输出端连接，所述第四反相器的输出与所述差分二分频电路的第一输入端连接。7.根据权利要求6所述的时钟接收电路，其特征在于，所述差分二分频电路包括：由第十三mos管、第十四mos管、第十五mos管、第十六mos管、第十七mos管、第十八mos管、第十九mos管、第二十mos管、第二十一mos管、第二十二mos管、第二十三mos管和第二十四mos管组成的第一差分d触发器；所述第十三mos管的源极分别与所述第十四mos管的源极、所述第二十一mos管的源极、所述第二十二mos管的源极连接并接入电源端，所述第十三mos管的漏极与所述第十五mos管的源极连接，所述第十五mos管的栅极与分别与所述第十六mos管的栅极、所述第三反相器的输出端连接，所述第十五mos管的漏极分别与所述第二十二mos管的栅极、所述第十七mos管的漏极连接，所述第十七mos管的栅极与所述第四反相器的输出端连接，所述第十七mos管的源极与所述第十九mos管的漏极连接，所述第十九mos管的源极分别与所述第二十mos管的源极、所述第二十三mos管的源极、所述第二十四mos管的源极连接并接地，所述第二十mos管的漏极与所述十八mos管源极连接，所述第十八mos管的栅极与所述第四反相器的输出端连接，所述第十八mos管的漏极分别与所述二十四mos管的漏极、所述第二十二mos管的漏极、所述第十六mos管的漏极连接，第十六mos管的源极与所述第十四mos管的漏极连接，所述第二十一mos管的栅极分别与所述第二十二mos管的漏极、所述第二十四mos管的漏极连接，所述第二十一mos管的漏极分别与所述第二十三mos管的漏极、所述第二十四mos管的栅极连接，所述第二十三mos管的栅极分别与所述第二十二mos管的漏极、所述第二十四mos管的漏极连接，所述第二十四mos管的漏极与所述第二十二mos管的漏极连接；由第二十五mos管、第二十六mos管、第二十七mos管、第二十八mos管、第二十九mos管、第三十mos管、第三十一mos管、第三十二mos管、第三十三mos管、第三十四mos管、第三十五mos管、第三十六mos管组成的第二差分d触发器；所述第二十五mos管的源极分别与所述第二十六mos管的源极、所述第三十三mos管的源极、所述第三十四mos管的源极连接，所述第二十五mos管的栅极与所述第十八mos管的漏极连接，所述第二十五mos管的漏极与所述二十七mos管的源极连接，所述第二十七mos管的栅极分别与所述第二十八mos管的栅极、所述第四反相器的输出端连接，所述第二十七mos管的漏极分别与所述第三十四mos管的栅极、所述第十三mos管的栅极、所述第十九mos管的栅极、所述第二十九mos管的漏极、所述adc中非交叠时钟电路的第一输入端连接，所述第二十九mos管的栅极与所述第三反相器的输出端连接，所述第二十九mos管的源极与所述第三十一mos管的源极连接，所述第三十一mos管的栅极与所述第十八mos管的漏极连接，所述第三十一mos管的源极分别与所述第三十二mos管的源极、所述第三十五mos管的源极、所述第三十六mos管的源极连接并接地，所述第三十二mos管的栅极与所述第十五mos管的漏极连接，所述第三十二mos管的漏极与所述第三十mos管的源极连接，所述第三十mos管的栅极与所述第三反相器的输出端连接，所述第三十mos管的漏极分别与所述第十四mos管的栅极、所述第二十mos管的栅极、所述第三十四mos管的漏极、所述第三十六mos管的漏极、所述第
二十八mos管的漏极、所述adc中非交叠时钟电路的第二输入端连接，所述第二十八mos管的源极与所述第二十六mos管的漏极连接，所述第二十六mos管的栅极与所述第十五mos管的漏极连接，所述第三十三mos管的栅极分别与所述第三十四mos管的漏极、所述第三十六mos管的漏极连接，所述第三十三mos管的漏极分别与所述第三十五mos管的漏极、所述第三十六mos管的栅极连接，所述第三十五mos管的栅极分别与所述第三十四mos管的漏极、所述第十六mos管的漏极连接，所述第三十六mos管的漏极与所述第三十四mos管的漏极连接。8.一种高速模数转换器，其特征在于，包括如权利要求1-7任意项所述的时钟接收电路。

技术总结
本发明提供了一种时钟接收电路及高速模数转换器，包括：用于将差分正弦信号转换为单端方波时钟信号的自偏置差分放大电路；用于将单端方波时钟信号转换为差分方波时钟信号的锁存器；用于将差分方波时钟信号转换为频率时钟信号的差分二分频电路；自偏置差分放大电路的输入端与信号源端连接，自偏置差分放大电路的输出端与锁存器的输入端连接，锁存器的输出端与差分二分频电路的输入端连接，差分二分频电路的输出端与ADC中非交叠时钟电路的输入端连接；降低了在高采样率的情况下模数转换器的时钟抖动，提高了模数转换器的分辨率。提高了模数转换器的分辨率。提高了模数转换器的分辨率。


技术研发人员：林少波 兰燕 刘祥远 林天娇 陈佩
受保护的技术使用者：湖南融创微电子有限公司
技术研发日：2023.06.26
技术公布日：2023/9/14