定时触发器同步增强的制作方法

定时触发器同步增强
1.相关申请的交叉引用
2.本专利申请要求于2021年1月14日在美国专利商标局提交的未决非临时申请第17/148,953号的优先权和权益。
技术领域
3.本公开一般涉及共享串行总线上的串行通信，并且更特别地，涉及优化由共享串行总线上的传输发起的时间关键触发器的定时。


背景技术：

4.移动通信设备可以包括多种部件，包括电路板、集成电路(ic)设备和/或片上系统(soc)设备。这些部件可以包括通过共享数据通信总线进行通信的处理设备、用户接口部件、存储器和其他外围部件，该共享数据通信总线可以包括多点串行总线或并且行总线。业内已知的通用串行接口包括内部集成电路(i2c或i2c)串行接口及其衍生物和替代物。
5.移动工业处理器接口(mipi)联盟限定了对于改进的内部集成电路(i3c)串行接口、射频前端(rffe)接口、系统电源管理接口(spmi)和其他接口的标准。例如，这些接口可以用于连接处理器、传感器和其他外围设备。在一些接口中，多个总线主控器被耦合到串行总线，使得两个或多个设备可以作为总线主控器以用于在串行总线上传输的不同类型的消息。spmi协议限定了可以在基带或应用处理器和外围部件之间实现的硬件接口。在一些情况下，实现spmi协议来支持设备内的电源管理操作。
6.rffe接口提供可以用于控制各种射频(rf)前端设备的通信接口，包括功率放大器(pa)、低噪声放大器(lna)、天线调谐器、滤波器、传感器、电源管理设备、开关等。这些设备可以被并置在单个ic设备中或设置在多个ic设备中。在移动通信设备中，可以提供多个天线和无线电收发器来支持多个并发rf链路。在一些情况下，串行总线可以使能一个设备在精确的时间触发另一设备的动作。
7.持续需要支持通过串行总线发起、使能或管理的准确且可靠的触发器。


技术实现要素：

8.本公开的某些方面涉及可以改进通过串行总线上的传输来配置和/或发起的触发器的同步的系统、装置、方法和技术。在本公开的一个方面，在一组触发器的计数器或定时器已经加载了计数值以前，可以通过禁能计数器或定时器来降低触发器定时的复杂度。在本公开的一个方面，当检测到总线驻留条件时或直到与一组触发器相关联的所有计数器都已加载有计数值时，计数器可以被使能以开始对时钟脉冲进行计数。
9.在本公开的各个方面，一种用于管理耦合到串行总线的设备中的触发的方法包括：从串行总线接收数据报，该数据报包括对应于多个计数器的多个数据字节，当对应的数据字节从数据报被接收到时，基于对应的数据字节的内容用计数值配置多个计数器中的每个计数器，使该多个计数器中的每个计数器避免计数，直到该多个计数器中的所有计数器
已经被配置有计数值，并且当与触发器相关联的计数器已经计数到零时，致动触发器。
10.在本公开的各个方面，数据通信装置具有接口电路，该接口电路适于将数据通信装置耦合到串行总线，并且被配置为从串行总线接收时钟信号；多个计数器，被配置为对时钟信号中的脉冲进行计数；以及控制器，被配置为从串行总线接收数据报，该数据报包括对应于多个计数器的多个数据字节，当对应的数据字节从数据报被接收到时，基于对应的数据字节的内容为多个计数器中的每个计数器配置计数值，使得多个计数器中的每个计数器避免计数，直到多个计数器中的所有计数器已经被配置有计数值，并且当与触发器相关联的计数器已经计数到零时，致动触发器。
11.在本公开的各个方面，处理器可读存储介质具有存储在其上的一个或多个指令，该一个或多个指令在由接收器中的处理电路的至少一个处理器执行时，使该至少一个处理器从串行总线接收数据报，该数据报包括对应于多个计数器的多个数据字节，当对应的数据字节从数据报被接收到时，基于对应的数据字节的内容为多个计数器中的每个计数器配置计数值，使多个计数器中的每个计数器避免计数，直到多个计数器中的所有计数器已经被配置有计数值，并且当与触发器相关联的计数器已经计数到零时，致动触发器。
12.在本公开的各个方面，一种数据通信装置具有用于从串行总线接收数据报的部件，该数据报包括对应于多个计数器的多个数据字节以用于控制多个计数器的部件，当对应的数据字节从数据报被接收到时，多个计数器中的每个计数器基于对应数据字节的内容被配置有计数值以及用于当与触发器相关联的计数器已经计数到零时致动触发器的部件。用于控制多个计数器的部件可以被配置为使得多个计数器中的每个计数器避免计数，直到多个计数器中的所有计数器已经被配置有计数值。
附图说明
13.图1图示了采用根据多个可用标准中的一个选择性地操作的ic设备之间的数据链路的装置。
14.图2图示了用于在ic设备之间采用数据链路的装置的系统架构。
15.图3图示了用于使用多个rffe总线耦合各种射频前端设备的设备配置。
16.图4说明了由rffe协议限定的数据报结构。
17.图5图示了根据本公开的某些方面被传输以描绘可以被适配的某些数据报的边界的信令。
18.图6图示了根据本文公开的某些方面的触发器的致动。
19.图7图示了可以根据本文公开的某些方面进行配置的系统的示例。
20.图8图示了根据rffe协议操作的系统中的触发器定时的示例。
21.图9图示了根据rffe协议操作的系统中的组触发器定时的第一示例。
22.图10图示了根据rffe协议操作的系统中的组触发器定时的第二示例。
23.图11图示了根据本公开的某些方面配置的系统中的触发器定时的第一示例。
24.图12图示了根据本公开的某些方面提供的组触发器定时计数器的示例。
25.图13图示了使用图12的组触发器定时计数器的示例。
26.图14图示了中继到图12的组触发器定时计数器的使用的定时的示例。
27.图15图示了采用可根据本文公开的某些方面进行适配的处理电路的装置的示例。
28.图16是图示根据本文公开的某些方面的可以由耦合到串行总线的主设备执行的方法的流程图。
29.图17图示了根据本文公开的某些方面适配的用于装置的硬件实现方式的第一示例。
具体实施方式
30.以下结合附图阐述的具体实施方式旨在作为对各种配置的描述，而非旨在表示可实践本文所描述概念的仅有配置。具体实施方式包括为了提供对各种概念的透彻理解的目的具体细节。然而，对于本领域的技术人员来说，显而易见的是，可以在没有这些具体细节的情况下实践这些概念。在一些情况下，众所周知的结构和部件以框图形式示出以避免模糊这些概念。
31.现在将参考各种装置和方法来呈现本发明的若干方面。这些装置和方法将在下面的具体实施方式中描述，并且在附图中由各种块、模块、部件、电路、步骤、过程、算法等(统称为“元件”)图示。可以使用电子硬件、计算机软件或其任意组合来实现这些元件。这些元件实现为硬件还是软件取决于特定的应用和对整个系统的设计约束。
32.概述
33.包括专用ic(asic)设备、soc和/或其他ic设备的设备通常采用共享通信接口，该共享通信接口可以包括串行总线或其他数据通信链路以将处理器与调制解调器和其他外围设备相连接。串行总线或其他数据通信链路可以根据限定的多种标准或协议来操作。例如，串行总线可以根据i2c、i3c、spmi和/或rffe协议或包括可以被配置用于半双工操作的协议的其他协议来操作。串行总线利用率的提高和/或为支持应用、外围设备和传感器而施加的更严格的定时约束会导致对降低传输延迟的需求。传输延迟可以包括终止串行总线上正在进行的事务、总线周转(在传输模式和接收模式之间)、总线仲裁和/或协议规定的命令传输所需的时间。
34.射频ic(rfic)中的某些操作需要非常低延迟的通信。例如，用于驱动多个天线的电路的配置和重新配置可能生成大量指向多个rf部件的消息、命令和信令。在许多情况下，消息可以包括要在由控制设备确定的时间应用的配置参数。在一些情况下，触发器可以被发送来激活由先前提供的配置参数限定的配置。在一个示例中，触发器可以被发送，以根据限定的时间线来发起或致动射频设备中的一系列配置或动作。
35.本文公开的某些方面涉及当触发器基于定时器或计数器被预先配置和致动时可能出现的定时问题。例如，可以通过在期望的触发器致动时间之前传输触发器配置信息并且致动一个或多个定时器来限定致动时间来实现触发器，由此当定时器到期时触发器被致动。在常规系统中，可以使用由总线主控器提供的时钟信号计时的计数器来实现定时器。计数器加载有计数值并且当计数器达到零或溢出时触发器被激活、致动或激发(fire)。总线主控器在空闲时段期间以及在通过串行总线进行事务处理时提供时钟信号。
36.在一个示例中，一种用于管理耦合到串行总线的设备中的触发的方法包括：从串行总线接收数据报，该数据报包括对应于多个计数器的多个数据字节，当对应的数据字节从数据报被接收到时，基于对应的数据字节的内容用计数值配置多个计数器中的每个计数器，使得该多个计数器中的每个计数器避免计数，直到该多个计数器中的所有计数器都被
配置有计数值，并且当与触发器相关联的计数器计数到零时，致动触发器。
37.本文公开的某些方面可以适用于根据i2c、i3c、spmi和/或rffe协议或其他协议操作的串行总线。某些方面适用于以半双工模式或全双工模式操作的串行总线。某些方面适用于点对点接口，其包括基于uart的接口、线多路复用uart(lm-uart)接口以及虚拟gpio(vgi)和消息传送接口。某些方面适用于多点接口和/或以点对点模式操作时的接口。
38.采用串行数据链路的装置的示例
39.根据本公开的某些方面，串行数据链路可以用于互连作为装置的子部件的电子设备，诸如蜂窝电话、智能电话、会话发起协议(sip)电话、膝上型计算机、笔记本、上网本、智能本、个人数字助理(pda)、卫星无线电、全球定位系统(gps)设备、智能家居设备、智能照明设备、多媒体设备、视频设备、数字音频播放器(例如，mp3播放器)、相机、游戏控制台、娱乐设备、车辆部件、可穿戴计算设备(例如，智能手表、健康或健身跟踪器、眼镜等)、家用电器、传感器、安全设备、自动售货机、智能仪表、无人机、多翼机或任何其他类似功能的设备。
40.图1图示了采用至少一条数据通信链路的装置100的示例。装置100可以包括处理电路102，该处理电路具有多个电路或设备104、106和/或108，并且可以在一个或多个asic或soc中实现。在一个示例中，装置100可以是通信设备，并且处理电路102可以包括在asic 104中提供的处理设备、一个或多个外围设备106以及收发器108，收发器108使得装置能够通过天线124与无线电接入网络、核心接入网络、互联网和/或另一网络进行通信。
41.asic 104可以具有一个或多个处理器112、一个或多个调制解调器110、板载存储器114、总线接口电路116和/或其他逻辑电路。处理电路102可以由操作系统控制，该操作系统可以提供应用编程接口(api)层，该应用编程接口层使得一个或多个处理器112能够执行驻留在处理电路102上提供的板载存储器114或其他处理器可读存储装置122中的软件模块。软件模块可以包括存储在板载存储器114或处理器可读存储器122中的指令和数据。asic 104可以访问其板载存储器114、处理器可读存储装置122和/或处理电路102外部的存储装置。板载存储器114和/或处理器可读存储装置122可以包括只读存储器(rom)或随机存取存储器(ram)、电可擦除可编程rom(eeprom)、快闪卡或可以在处理系统和计算平台中使用的任何存储器设备。处理电路102可以包括、实现或访问可以维护用于配置和操作装置100和/或处理电路102的操作参数和其他信息的本地数据库或其他参数存储器。可以使用寄存器、数据库模块、快闪存储器、磁介质、eeprom、软盘或硬盘等来实现本地数据库。处理电路102还可以可操作地耦合到外部设备，诸如天线124、显示器126、操作员控件(诸如开关或按钮128、130和/或集成或外部键盘132)以及其他部件。用户接口模块可以被配置为通过专用通信链路或通过一个或多个串行数据互连与显示器126、外部键盘132等一起操作。
42.处理电路102可以提供或耦合到一个或多个总线118a、118b、120，该一个或多个总线使能在某些设备104、106和/或108之间进行通信。在一个示例中，asic 104可以包括使用电路、计数器、定时器、控制逻辑和其他可配置电路或模块的组合来实现的总线接口电路116。在一个示例中，总线接口电路116可以被配置为根据标准限定的通信规范或协议进行操作。处理电路102可以包括或控制电源管理功能，该电源管理功能配置和管理装置100的操作。
43.图2图示了包括耦合到串行总线220的多个装置202和222
0-222n的装置200的某些方面。设备202和222
0-222n可以在一个或多个半导体ic设备(诸如应用处理器、soc或asic)
中实现。在各种实现方式中，设备202和222
0-222n可以包括、支持或操作为调制解调器、信号处理设备、显示驱动器、相机、用户接口、传感器、传感器控制器、媒体播放器、收发器和/或其他此类部件或设备。在一些示例中，从设备222
0-222n中的一个或多个从设备可以用于控制、管理或监测传感器设备。设备202和222
0-222n之间通过串行总线220的通信由总线主设备202控制。某些类型的总线可以支持多个总线主设备202。
44.在一个示例中，总线主设备202可以包括接口控制器204，接口控制器204管理对串行总线的访问，为从设备222
0-222n配置动态地址和/或生成要在串行总线220的时钟线218上传输的时钟信号228。总线主设备202可以包括配置寄存器206或其他存储装置224以及被配置为处理协议和/或更高级别功能的其他控制逻辑212。控制逻辑212可以包括具有处理设备(诸如状态机、定序器、信号处理器或通用处理器)的处理电路，。总线主设备202包括收发器210和线驱动器/接收器214a和214b。收发器210可以包括接收器电路、发射器电路和公共电路，其中公共电路可以包括定时、逻辑和存储电路和/或设备。在一个示例中，发射器电路基于由时钟生成电路208提供的时钟信号228中的定时来编码和传输数据。其他定时时钟信号226可以由控制逻辑212和其他功能、电路或模块使用。
45.至少一个设备222
0-222n可以被配置为作为串行总线220上的从设备进行操作，并且可以包括支持显示器、图像传感器的电路和模块，和/或控制测量环境条件的一个或多个传感器并且与之通信的电路和模块。在一个示例中，从设备2220可以提供控制功能、模块或电路232，包括支持显示器、图像传感器的电路和模块，和/或控制测量环境条件的一个或多个传感器并且与之通信的电路和模块。从设备2220可以包括配置寄存器234或其他存储装置236、控制逻辑242、收发器240和线驱动器/接收器244a和244b。控制逻辑242可以包括处理电路，该处理电路具有诸如状态机、定序器、信号处理器或通用处理器的处理设备。收发器240可以包括接收器电路、发射器电路和公共电路，其中公共电路可以包括定时、逻辑和存储电路和/或设备。在一个示例中，发射器电路基于由时钟生成和/或恢复电路246提供的时钟信号248中的定时来编码和传输数据。时钟信号248可以来源于从时钟线218接收到的信号。控制逻辑242和其他功能、电路或模块可以使用其他定时时钟信号238。
46.串行总线220可以根据rffe、i2c、i3c、spmi或其他协议来操作。在一些情况下，两个或两个以上设备202、222
0-222n可以被配置为作为串行总线220上的总线主设备来操作。
47.图3图示了装置300的某些方面，装置300包括被配置为耦合到各种rf前端装置318、320、322、324、326、328的多个rffe总线330、332、334。调制解调器302包括rffe接口308，该rffe接口将调制解调器302耦合到第一rffe总线330。调制解调器302可以通过一个或多个通信链路310、336与基带处理器306和射频ic(rfic 312)通信。所示装置300可以实施在移动通信装置、移动电话、移动计算系统、移动电话、笔记本计算机、平板计算装置、媒体播放器、游戏装置、可穿戴计算和/或通信装置、电器等中的一者或多者中。
48.在各种示例中，装置300可以用一个或多个基带处理器306、调制解调器304、rfic 312、多个通信链路310、336、多个rffe总线330、332、334和/或其他类型的总线来实现。装置300可以包括其他处理器、电路、模块并且可以被配置用于多种操作和/或用于多种功能。在图3所示的示例中，调制解调器302通过其rffe接口308和第一rffe总线330耦合到rf调谐器318。rfic 312可以包括可以配置和控制rf前端的某些方面的一个或多个rffe接口314、316、控制器、状态机和/或处理器。rfic 312可以通过其第一rffe接口314和第二rffe总线
330与pa320和功率跟踪模块322通信。rfic 312可以与开关324和一个或多个lna 326、328通信。
49.总线延迟会影响串行总线处理高优先级、实时和/或其他时间受限消息的能力。低延迟消息或要求低总线延迟的消息可能与传感器状态、设备生成的实时事件和虚拟化通用输入/输出(gpio)相关。在一个示例中，总线延迟可以被测量为在消息变得可用于传输和消息的递送之间经过的时间，或在一些情况下，开始消息的传输。可以采用总线延迟的其他度量。总线延迟通常包括传输较高优先级消息时发生的延迟、中断处理、终止串行总线上正在处理的数据报所需的时间、传输命令导致总线在传输模式和接收模式之间周转的时间、总线仲裁和/或协议规定的命令传输。
50.在某些示例中，延迟敏感消息可以包括共存消息。共存消息在多系统平台中传输以防止或减少某些设备类型相互影响的情况，这些设备类型包括例如开关324、lna 326、328、pa 320和以可能生成设备间干扰的方式并且发操作的其他类型的设备，或可能通过高功率电磁干扰对一个或多个有源设备造成潜在损害的设备。可能相互干扰的设备可以交换共存管理(cxm)消息以准许每个设备发信号通知可能导致干扰或冲突的即将发生的动作。cxm消息可以用于管理包括开关324、lna 326、328、pa 320和/或天线的共享部件的操作。
51.多点接口(诸如由rffe、spmi、i3c和类似协议管理的接口)可以减少用于在多个设备之间通信的物理输入/输出(i/o)引脚的数量。支持通过多点串行总线进行通信的协议限定了用于传输命令、控制和数据有效载荷的数据报结构。用于不同协议的数据报结构限定了某些共同特征，包括用于选择接收或传输数据的设备的寻址、时钟生成和管理、中断处理和设备优先级。rffe协议的示例可以用于说明本文公开的某些方面。然而，本文公开的概念适用于其他串行总线协议和标准。
52.图4图示了与rffe协议限定的结构一致的数据报结构400、420的示例。数据报结构400、420也与由其他协议限定的数据报结构一致或类似，并且可以适用于根据本文公开的某些方面。数据报结构400、420以传输两位起始序列条件(ssc 402或422)开始，随后是四位设备标识符(设备id 404或424)。接下来传输九位命令字段406、426。在寄存器写入命令数据报结构400中，九位命令字段406包括三位命令代码412、五位地址字段414和奇偶校验位。在扩展寄存器写入命令数据报结构420中，九位命令字段406由八位命令代码和奇偶校验位占据并且其后是携载八位寄存器地址和奇偶校验位的地址字段428。在寄存器写入命令数据报结构400中，数据字段408携载单个数据字节，而在扩展的寄存器写入命令数据报结构420中，数据字段430携载多达16个数据字节。每个数据字节都用奇偶校验位进行传输。总线驻留信令410、432终止数据报结构400、420。
53.图5包括图示了为描绘spmi或rffe数据报的边界而传输的信令的定时图500、520。定时图500、520示出了在sclk 502和sdata 504上传输的信号的相对定时。第一定时图500图示了被传输以发信号通知数据报510的开始的ssc 508的定时。当串行总线处于空闲状态506时传输ssc 508。在空闲状态506中，sclk 502由总线主控器以全强度驱动，而耦合到串行总线的从设备对sclk 502呈现高阻抗。sclk 502被总线主控保持在低信令状态(这里，处于零伏)。在空闲状态506中，sdata 504由总线主控器弱驱动并且保持或维持在弱驱动低信令状态512。弱驱动的低信令状态512可以容易地被可以全强度驱动sdata 504的另一线驱动器克服。
54.在常规主设备驱动的ssc 508中，总线主设备在第一时间点514开始ssc 508的传输，此时总线主设备开始以全强度驱动最初处于低信令状态的sdata 504。然后，总线主控器在sdata 504上提供脉冲516，同时继续将sclk 502驱动到低信令状态。脉冲516具有在数据报510传输期间在sclk 502上提供的时钟信号的至少一个周期的持续时间。在第二时间点518，总线主控器开始在sclk 502上传输时钟脉冲，从而提供用于控制或指示在sdata 504上传输的数据报510的定时的时钟信号。
55.例如，第二定时图520图示了总线驻留周期(bpc 524)的定时，该总线驻留周期可以被传输以发信号通知数据报522的终止。当sclk 502处于高信令状态530时，通过在sdata 504上提供下降沿528来传输bpc 524。在数据报522的传输期间，在时钟信令的低部分中准许sdata 504上的转变，并且图5中的下降沿528可以清楚地标识为bpc 524信令。由总线主控器以全强度驱动sdata 504为低来提供下降沿528。然后，总线主控器将sclk 502驱动为低电平并且在后续的总线空闲间隔526、536中继续以全强度驱动sclk 502。在将sclk 502驱动为低之后，当总线主控器使得sdata 504进入弱驱动低信令状态534时，总线主控器在时间532发起总线空闲间隔536。bpc 524被终止并且串行总线进入总线空闲间隔526，直到下一个数据报准备好传输。
56.通过多点总线传输的触发器
57.触发器提供了用于rf前端控制的机制，并且触发器可以用于协调不同前端部件的活动。例如，触发器可以用于多种目的，包括波束控制或波束成形、增益设置、天线路径多路复用器控制等。在一些设备中，可以通过根据rffe协议操作的串行总线来配置、激活和/或致动触发器。触发器致动也可以称为触发器激发。在一个示例中，第一设备中的触发器在定时器到期后被致动或激发，该定时器可以由第二设备配置和致动。触发器的致动或激发可以在第一设备的电路中或通过在第一设备处执行的应用或功能发起或导致动作。在一些示例中，当触发器导致中断、发信号通知事件、生成消息、设置标志、改变寄存器设置和/或通过使能信号使能一个或多个设备或电路时，可以认为触发器已经被致动或激发。
58.在一些示例中，总线所有者主控器(bom)可以传输包括触发器配置和与所配置的触发器相关联的动作的命令，使得命令的接收使触发器被激活或生效或被应用。由该命令配置的触发器可以被称为自致动触发器。
59.rf技术中的进步和通信设备中增加的能力的引入增加了延迟时间的压力。例如，诸如由第三代合作伙伴计划(3gpp)定义的5g新无线电技术和由电气和电子工程师协会(ieee)802.11工作组定义的802.11ax wlan标准之类的无线电接入技术的部署可能需要在常规总线时钟频率下减少50％的延迟，并且必然增加rffe总线架构的复杂性，并且可能增加总线上流量拥塞的可能性。rffe总线拥塞和定时瓶颈可能会加剧共存问题。例如，在rffe总线定时复杂的情况下，增加的总线活动可能会增加总线争用问题。在这些和其他场景中，可以防止bom在从设备满足rf协议定时所需的精确时间发送触发器。
60.在一些系统中，延迟的触发器可以用于避免总线拥塞和定时瓶颈并且确保触发器的及时致动。bom可以配置一个或多个触发器和控制所配置的触发器的实际定时的对应定时器。例如，bom可以限定与配置的触发器相关联的动作并且可以配置或激活一个或多个计数器或定时器，使得触发器在期望的时间被激活。致动触发器导致或致动与该触发器相关联的动作。计数器或定时器可以将致动时间限定为由bom传输的时钟信号中的多个时钟周
期以控制串行总线上的定时。
61.图6图示了可以用于配置、激活和致动触发器的触发器致动电路600的示例。在所示的示例中，配置信息作为可以被存储在触发器配置寄存器604中的多个数据字节602被接收。触发器配置寄存器604可以通过在串行总线上进行的配置事务来写入。例如，串行总线可以根据rffe协议来操作。触发器配置寄存器604的内容可以根据由对应的定时器或计数器提供的触发器致动信号610被转发到目标地址、寄存器或设备。在一个示例中，计时器或计数器可以设置在基于由bom提供的信息配置的控制电路中。
62.触发器激活逻辑606可以被配置为响应于由控制电路提供的触发器命令或触发器激活信号610，使得触发器配置寄存器604的内容能够被传送到相应的目标设备。触发器元件608可以包括rf前端中的开关324、lna 326、328、pa 320和其他类型的设备。在一个示例中，bom可以配置屏蔽或选通逻辑，该屏蔽或选通逻辑确定在由单个触发器致动信号610发起的致动期间，哪些触发器元件608将从触发器配置寄存器604接收数据。在另一示例中，屏蔽或选通逻辑可以确定触发器元件608，该触发器元件将在由对应的触发器激活信号610发起的激活期间从触发器配置寄存器604接收数据。
63.本文公开的某些方面提供了使得bom能够配置具有可靠的延迟致动的触发器的机制。触发器可以在为致动限定的时间之前配置，并且从设备可以在致动触发器之前等待限定的时间段。在一个示例中，bom可以在总线流量条件允许时提前发送触发器。从设备可以包括基于由bom在串行总线上传输的时钟信号提供的定时来提供触发器激励信号610的可配置的计数器或定时器。
64.图7图示了根据本文公开的某些方面配置的系统700的示例。在一个示例中，系统700包括可以根据rffe协议操作的串行总线710。bom 706和多达15个从设备708
1-708
15
可以耦合到串行总线710。串行总线710包括携载时钟信号的第一线(sclk 702)和携载数据信号的第二线(sdata 704)。例如，第一从设备7081包括或并入图6的触发器致动电路600。第一从设备7081还包括计数器712，该计数器可以被配置为提供致动信号714。在一个示例中，计数器712可以初始配置有计数值，当计数器712由sclk 702上传输的时钟信号计时时，该计数值被计算以提供期望的或标识的倒数时段。计数器712可以被配置为响应于从时钟信号接收到的每个脉冲而递减，并且还可以被配置为提供致动信号714，该致动信号714使当计数值达到零时激发预期的触发器。
65.bom 706可以发起或激活预期的触发器，并且可以被配置为在时钟信号中提供时钟脉冲，直到计数器值已经达到零。激励信号714的定时精度通常依赖于以固定速率或频率在时钟信号中提供的脉冲。bom 706可以被配置为在通过串行总线710进行事务处理的同时提供时钟信号中的时钟脉冲。例如，bom 706在时钟信号中提供时钟脉冲，该时钟脉冲限定了在串行总线710上传输的数据报中传输的位的定时。当数据报的传输已经完成并且没有更多的数据报可用于传输时，bom 706继续在时钟信号中提供时钟脉冲。bom 706可以使sdata 704空闲，同时继续驱动sclk 702上的时钟信号。时钟信号中的脉冲以与数据报传输期间提供的脉冲相同的频率提供。当数据信号空闲时，产生的时钟信号使计数器712递减。
66.某些rffe协议限定了对应于关于图6和图7描述的触发器机制的时间触发架构。在许多示例中，一旦加载了倒数数值，与触发器相关联的计数器就开始倒数。在支持多个触发器的系统中，使用公共数据报加载两个或多个触发器计数器。每个计数器在不同的时间点
被加载并且对于每个计数器的倒数操作在不同的时间开始。
67.图8图示了根据rffe协议操作的系统中的触发器定时800的示例。触发器定时800是从包括用于配置多个触发器的触发器信息的数据报导出的。图示了数据报的有效载荷的一部分。根据在sclk 802上传输的时钟信号中提供的定时，在sdata 804上传输有效载荷。在所示的示例中，有效载荷包括五个帧，每个帧包括8位数据字节822a-822e和相关联的奇偶校验位。帧中的每一个中的数据字节822a-822e的值在被加载到对应的计数器之前可以乘以2(即，移位一位)。
68.在一个示例中，使用在sclk 802上传输的时钟信号的9个周期806来传输第一接收帧。在接收到有效的奇偶校验位824之后，数据字节822a可以乘以2并且被加载到第一计数器中。在所示的示例中，在接收到有效奇偶校验位824之后，在时钟信号的第一下降沿808上加载第一计数器。根据rffe协议，计数器开始时间线812，在时间线812中，它在时钟信号中的每个后续下降沿(包括下一个下降沿810)上进行倒数。
69.其他数据字节822b-822e中的每个其他数据字节在其相应的有效奇偶校验位被接收之后被加载到对应的计数器中，并且计数器中的每个计数器在被加载之后开始倒数一个时钟周期。时间线812、814、816、818、820具有不同的起点并且跨越不同的持续时间，同时预期在由应用或bom限定的一个或多个时间点结束。在一个示例中，应用可以限定要致动或激发的触发器的序列，该序列在第一时间点开始，在第二时间点结束，其中每个触发器在指定的时间点提供，该指定的时间点可以相对于第一时间点或第二时间点精确测量。
70.使用定时偏移也会损害定时精度，因为使用相乘的值作为计数器值会在由计数器对启动的触发器中引入一个时钟时段的变化。在一个示例中，图8中的第一计数器和第二计数器可以用于在第二计数器被加载之后的n个时钟周期所测量的某个时间点启动触发器。用于第二计数器的时间线814在第三计数器的时间线818之前9个时钟周期开始。bom可以配置数据字节822b和822c的值以适应用于为延迟的触发器提供定时的计数器的开始时间之间的偏移。第一计数器被加载值n+m，而第二计数器被加载值n。m的值被选择以考虑两个计数器开始计数之间的9个周期的定时偏移。bom可以将第一计数器的数据字节内容限定为n/2+4或n/2+5以获得值(乘以2后)为n+8或n+10的计数器。在所描述的方案下，n+9的值是不可获得的。
71.在许多系统中，当限定触发器组时，计算对于触发器定时的偏移的开销可能会进一步复杂。应用或bom可以限定不同的该触发器组，其中每个触发器组将在相同的时间点或参考相同的时间点被致动或激发。根据触发器分组，rffe限定的触发器程序可能导致加载到第一加载的计数器中的值有很大的变化。初始计数器值的可变性可以显著增加一组触发器内的单个分组的程序复杂性。当限定多组触发器并且必须为首先加载的计数器计算多个初始值时，和/或当在触发器组之间限定定时关系时，复杂性进一步增加。
72.图9和图10图示了首次加载的计数器值的可变性。图9图示了根据rffe协议操作的系统中的组触发器定时900的第一示例。在此示例中，触发器1和2被分组。图10图示了根据rffe协议操作的系统中的组触发器定时1000的第二示例。在此示例中，触发器1和4被分组。
73.触发器定时900、1000是从包括用于配置至少两个触发器的触发器信息的数据报导出的。图示了数据报的有效载荷的一部分。根据在sclk902、1002上传输的时钟信号中提供的定时，在sdata 904、1004上传输有效载荷。在所示的示例中，有效载荷包括五个帧，每
个帧包括8位数据字节和相关联的奇偶校验位。帧中的每个帧中的数据字节的值在被加载到对应的计数器之前可以乘以2(即，移位一位)。
74.使用在sclk902、1002上传输的时钟信号的9个周期906、1006来传输第一接收帧。由第一接收帧携载的数据字节922、1022可以乘以2并且在接收到有效的奇偶校验位924、1024之后被加载到第一计数器中。在接收到有效奇偶校验位924、1024之后，在时钟信号中的第一下降沿908、1008上加载第一计数器。根据rffe协议，计数器开始时间线912、1012，在开始时间线912、1012中，它在时钟信号中的每个后续下降沿(包括下一个下降沿910、1010)上进行倒数。
75.一个或多个其他数据字节在它们相应的有效奇偶校验位被接收后被加载到对应的计数器中。在图9所示的示例中，下一个加载的计数器是第二计数器，该第二计数器用于激发与由第一计数器激发的触发器组合在一起的触发器。第二计数器在加载后开始倒数一个时钟。时间线912和914具有由9个时钟周期偏移926在时间上分离的不同的开始点，并且时间线912和914两者都预期在相同的时间点结束。在图10所示的示例中，加载的第四个计数器用于激发与由第一计数器激发的触发器组合在一起的触发器。第四个计数器在加载后开始倒数一个时钟。时间线1012和1018具有由27个时钟周期偏移1026在时间上分离的不同的开始点，并且时间线1012和1018两者都预期在相同的时间点结束。
76.当可能请求不同的触发器序列时和/或当所用计数器组合在不同的触发器请求之间变化时，计数器值的计算可能变得复杂。bom可以首先为每个触发器配置计数器值，并且然后可以基于对寄存器被写入的顺序的了解来计算每个触发器的偏移。倒数操作的相对起点可以基于使用一个数据报加载的计数器的数量而变化。
77.本公开的某些方面提供触发器定时机制，该触发器定时机制可以去除或减少计算负担，并且该触发器定时机制可以降低支持当限定一组或多组触发器时使用加载有可变偏移调整值的计数器所需的硬件复杂度。
78.在一个方面，使用bpc检测来选通计数器操作以控制触发器定时。图11图示了根据本公开的某些方面配置的系统中的组触发器定时1100的第一示例。触发器定时1100是从包括用于配置至少两个触发器的触发器信息的数据报导出的。图示了数据报的有效载荷的一部分。根据在sclk 1102上传输的时钟信号中提供的定时，在sdata 1104上传输有效载荷。在所示的示例中，有效载荷包括五个帧，每个帧包括8位数据字节和相关联的奇偶校验位。帧中的每个帧中的数据字节的值在被加载到对应的计数器之前可以乘以2(即，移位一位)。
79.使用在sclk 1102上传输的时钟信号的9个周期1106来传输第一接收帧。由第一接收帧携载的数据字节1112可以乘以2并且在接收到有效的奇偶校验位1114之后被加载到第一计数器中。在接收到有效奇偶校验位1114之后，在时钟信号的第一下降沿1108上加载第一计数器。一个或多个数据字节在它们相应的有效奇偶校验位被接收后被加载到对应的计数器中。防止计数器计数，直到在数据报的末尾检测到1110bpc 1116。在所示的示例中，所有计数器在bpc 1116之后的时钟周期的下降沿1118处开始倒数。
80.使用bpc定时来发起对于所有计数器的倒数去除了bom基于数据报配置计算偏移的需要。所有的计数器同时开始计数，并且倒数计数值表示bpc 1116和触发器将被激发的期望点之间的时钟周期数。当两个或两个以上计数器的对应触发器将在同一时间点被激发时，该两个或两个以上计数器可以被配置为公共值。
81.图11还图示了可以在根据本公开的某些方面配置的系统中使用的概念性选通电路1140。这里，与门阻挡从sclk 1102接收到的时钟信号，而bpc检测信号1142指示针对当前数据报的bpc还没有被检测到。当检测到对于当前数据报的bpc时，与门将从sclk 1102接收到的时钟信号提供给一个或多个计数器1146。在一个示例中，与门将从sclk 1102接收到的时钟信号提供给加载有当前数据报中携载的计数值的所有计数器1146。在另一示例中，与门将从sclk 1102接收到的时钟信号提供给所有计数器1146以用于为预定义或预配置的一组触发器提供定时。在另一个示例中，与门向计数器块中的所有计数器1146提供从sclk 1102接收到的时钟信号。在一些示例中，bpc检测信号1142可以被锁存或保持，直到所有的计数器1146已经达到最终值，在一些实现方式中，该最终值可以是零值。
82.在一个方面，基于对组计数器加载完成的检测来控制触发器定时。图12图示了根据本公开的某些方面配置的系统中的组触发器定时计数器1200的示例。可以为诸如rffe设备或调制解调器的设备所支持的每个触发器提供组触发器定时计数器1200。rffe协议规定每个设备可以支持多达15个定时触发器1202，包括“块a”定时触发器1206和“块b”定时触发器1208。对于功率模式触发器1204，不支持时间触发操作。
83.在一个示例中，组触发器定时计数器1200包括触发器组关联寄存器(tga寄存器1212)，触发器组关联寄存器提供多达15位用于映射与第一组触发相关联的计数器。当配置第一组触发器时，将加载这些映射的计数器。该设备可以包括计数器加载检测寄存器(cld寄存器1214)，该计数器加载检测寄存器标识在接收当前数据报时已经加载的计数器。在一个示例中，cld寄存器1214可以由多个组触发器定时计数器1200共享。在另一示例中，为每个组触发器定时计数器1200提供cld寄存器1214。
84.组触发器定时计数器1200包括计数器1218，该计数器1218被映射到触发器1206、1208中的触发器，该触发器可以被称为感兴趣的触发器。比较器1210可以被配置为基于tga寄存器1212和cld寄存器1214中的位设置来确定何时已经加载了与一组触发器相关联的所有计数器。在一个示例中，tga寄存器1212中的每个位被映射到计数器，并且被设置为逻辑1的位可以被称为活动位，该活动位表示与属于包括感兴趣的触发器的该组触发器的触发器相关联的计数器。cld寄存器1214中的每个位被映射到计数器，并且cld寄存器1214中的每个位对应于tga寄存器1212中的位。当cld寄存器1214中的相关联计数器已经被加载时，该寄存器中的位可以被设置为逻辑1。cld寄存器1214中设置为逻辑1的位可以被称为表示加载的计数器的有效位。比较器1210提供输出信号1224，当对应于tga寄存器1212中的有效位的cld寄存器1214中的每个位有效时，该输出信号1224被设置为逻辑1。
85.输出信号1224被提供给与门1216，该与门1216选通在sclk 1220上传输的时钟信号。当输出信号1224被设置为逻辑1时，与门1216将时钟信号传递给计数器1218，使得计数器倒数，直到当计数器1218驱动激发感兴趣的触发器的输出信号1222时，计数器达到零计数值。当感兴趣的触发器被激发时，cld寄存器1214中的所有位可以被清除。
86.组触发器计时计数器1200的使用使得多个触发器激活能够同步并且可以使得触发器激活能够在不等待bpc的情况下被激发，从而使得触发器能够在更少的时钟滴答内被激发。与一组触发器相关联的所有计数器同时开始倒数并且bom不需要基于数据报配置来计算偏移。在各种示例中，当两个或两个以上计数器的对应触发器是同一触发器组的一部分并且将在同一时间点被激发时，可以用公共值来配置它们。
87.图13图示了在根据本公开的某些方面配置的系统1300中使用图12的组触发器定时计数器1200的示例。这里，三个触发器被分组：触发器t3、t7和t16被配置在触发器组中，该触发器组在用于控制与触发器t3、t7和t16相关联的计数器1308、1328、1348的tga寄存器1302、1322、1342中表示。在tga寄存器1302、1322、1342中的每个tga寄存器中，与触发器t3、t7和t16相关联的位位置1314、1316、1318被设置为逻辑1。cld寄存器1306、1326、1346最初被清除并且比较器1304、1324、1344的输出1312、1332、1352因此处于逻辑0，选通计数器1308、1328、1348。在一些情况下，一个或多个cld寄存器可以由比较器1304、1324、1344共享。
88.基于携载计数器值的数据报的配置或排序，计数器1308、1328、1348在不同的时间处被加载。图14图示了与比较器1304、1324、1344的示例相关的定时1400。在该示例中，计数器1308、1328、1348按照触发器t3、t7和t16的顺序被加载。与计数器1308、1328、1348相关联的数据报或rffe接口地址的其他配置可以实现不同的加载顺序。在所示的示例中，用于t7的计数器1328在用于t1的计数器1308之后36个时钟周期被加载，并且用于t16的计数器1348在用于t7的计数器1328之后81个时钟周期被加载。计数器1308、1328、1348中的每个计数器可以加载相同的计数值。计数值不包括与数据报的配置或排序相关联的偏移。
89.在sclk 1320上传输的时钟信号可以用于对计数器1308、1328、1348计时，保持选通，直到所有计数器1308、1328、1348都已经被加载。当所有计数器1308、1328、1348都已被加载时，倒数操作开始，并且触发器t3、t7和t16的激发基于加载在计数器1308、1328、1348中的值被同步。当触发器t3、t7和t16被激发时，cld寄存器1306、1326、1346的所有位被自动清除。计数器1308、1328、1348的输出1310、1330、1350被提供给激活电路并且可以用于激活、激发或致动对应的触发器。
90.在一些实现方式中，设备可以包括一个tga寄存器和一个cld寄存器以便支持单组触发器。可以提供单组触发器来设置增益、控制天线路径多路复用器、调整移相器以及支持与波束控制或波束成形相关联的其他功能。在一些实现方式中，多个tga寄存器可以与多个cld寄存器一起使用以支持具有更大定时灵活性的多个触发器组。在一些实现方式中，多个tga寄存器可以与一个cld寄存器一起使用以支持对触发器定时有一些限制的多个触发器组。例如，使用单个cld寄存器可以限制触发器组之间的定时变化，因为cld寄存器在所有触发器都被激发后被清除。在其他实现方式中，可以在使用屏蔽和/或使用cld寄存器的单cld寄存器配置中提供灵活性，在该寄存器中，可以基于单独的触发器激发来独立地清除位设置。
91.处理电路和方法的示例
92.图15是图示对于装置1500的硬件实现方式的示例的图。在一些示例中，装置1500可以执行本文公开的一个或多个功能。根据本公开的各个方面，可以使用处理电路1502来实现本文公开的元件或元件的任何部分或元件的任意组合。处理电路1502可以包括由硬件和软件模块的某种组合控制的一个或多个处理器1504。处理器1504的示例包括微处理器、微控制器、数字信号处理器(dsp)、soc、asic、现场可编程门阵列(fpga)、可编程逻辑器件(pld)、状态机、定序器、选通逻辑、分立硬件电路以及被配置为执行本公开中描述的各种功能的其他合适的硬件。一个或多个处理器1504可以包括专用处理器，该专用处理器执行特定功能，并且可以由软件模块1516中的一个软件模块来配置、增强或控制。一个或多个处理
器1504可以通过在初始化期间加载的软件模块1516的组合来配置，并且通过在操作期间加载或卸载一个或多个软件模块1516来进一步配置。
93.在所示的示例中，处理电路1502可以用一般由总线1510来表示的总线架构来实现。取决于处理电路1502的具体应用和总体设计约束，总线1510可以包括任意数量的互连总线和桥。总线1510将包括一个或多个处理器1504和存储装置1506的各种电路链接在一起。存储装置1506可以包括存储器设备和大容量存储设备，并且在本文中可以被称为计算机可读介质和/或处理器可读介质。总线1510还可以链接各种其他电路，诸如定时源、定时器、外围设备、电压调节器和电源管理电路。总线接口1508可以提供总线1510和一个或多个收发器或接口1512a、1512b之间的接口。可以为由处理电路1502支持的每种联网技术提供收发器或接口1512a、1512b。在一些情况下，多种联网技术可以共享收发器或接口1512a、1512b中存在的电路系统或处理模块中的一些或全部。每个收发器或接口1512a、1512b提供用于通过传输介质与各种其他装置通信的部件。在一个示例中，收发器或接口1512a可以用于将装置1500耦合到多线总线。在另一示例中，收发器或接口1512b可以用于将装置1500连接到无线电接入网络。取决于装置1500的性质，还可以提供用户接口1518(例如，键盘、显示器、扬声器、传声器、操纵杆)，并且可以直接或通过总线接口1508通信地耦合到总线1510。
94.处理器1504可以负责管理总线1510并且负责一般处理，该一般处理可以包括存储在可以包括存储装置1506的计算机可读介质中的软件的执行。在该方面，处理电路1502可以被用于实现本文公开的任何方法、功能和技术。存储装置1506可以用于存储由处理器1504在执行软件时操纵的数据，并且该软件可以被配置为实现本文公开的方法中的任一方法。
95.处理电路1502中的一个或多个处理器1504可以执行软件。软件应广义地解释为指令、指令集、代码、代码段、程序码、程序、子程序、软件模块、应用、软件应用、软件包、例程、子例程、对象、可执行程序、执行线程、程序、功能、算法等，无论是称为软件、固件、中间件、微码、硬件描述语言还是其他。软件可以以计算机可读形式驻留在存储装置1506中或外部计算机可读介质中。外部计算机可读介质和/或存储装置1506可以包括非暂态计算机可读介质。举例来说，非暂态计算机可读介质包括磁存储设备(例如，硬盘、软盘、磁条)、光盘(例如，压缩盘(cd)或数字多功能盘(dvd))、智能卡、快闪存储器设备(例如，“快闪驱动器”、卡、棒或密钥驱动器)、ram、rom、可编程只读存储器(prom)、包括eeprom的可擦除prom(eprom)、寄存器、可移动盘以及用于存储可以由计算机访问和读取的软件和/或指令的任何其他合适的介质。作为示例，计算机可读介质和/或存储装置1506还可以包括载波、传输线和用于传输可以由计算机访问和读取的软件和/或指令的任何其他合适的介质。计算机可读介质和/或存储装置1506可以驻留在处理电路1502中、处理器1504中、处理电路1502的外部，或跨越包括处理电路1502的多个实体分布。计算机可读介质和/或存储装置1506可以在计算机程序产品中实施。举例来说，计算机程序产品可以包括包装材料中的计算机可读介质。本领域的技术人员将认识到，根据特定的应用和对整个系统施加的总体设计约束，如何最好地实现贯穿本公开呈现的所描述的功能。
96.存储装置1506可以维护以在本文中可以被称为软件模块1516的可加载代码段、模块、应用、程序等维护和/或组织的软件。软件模块1516中的每个软件模块都可以包括指令和数据，当安装或加载在处理电路1502上并且由一个或多个处理器1504执行时，这些指令
和数据有助于控制一个或多个处理器1504的操作的运行时映像1514。当被执行时，某些指令可以使处理电路1502根据本文所描述的某些方法、算法和过程来执行功能。
97.软件模块1516中的一些软件模块可以在处理电路1502的初始化期间被加载，并且这些软件模块1516可以配置处理电路1502以实现本文公开的各种功能的性能。例如，一些软件模块1516可以配置处理器1504的内部设备和/或逻辑电路1522，并且可以管理对诸如收发器或接口1512a、1512b、总线接口1508、用户接口1518、定时器、数学协处理器等外部设备的访问。软件模块1516可以包括控制程序和/或操作系统，该控制程序和/或操作系统与中断处理器和设备驱动器交互，并且控制对由处理电路1502提供的各种资源的访问。资源可以包括存储器、处理时间、对收发器或接口1512a、1512b、用户接口1518的访问等。
98.处理电路1502的一个或多个处理器1504可以是多功能的，由此软件模块1516中的一些软件模块被加载和被配置为执行不同的功能或相同功能的不同示例。一个或多个处理器1504可以附加地适于管理响应于来自例如用户接口1518、收发器或接口1512a、1512b以及设备驱动器的输入而发起的后台任务。为了支持多个功能的性能，一个或多个处理器1504可以被配置为提供多任务环境，由此多个功能中的每个被实现为由一个或多个处理器1504根据需要或期望服务的一组任务。在一个示例中，可以使用分时程序1520来实现多任务环境，该分时程序在不同的任务之间传递对处理器1504的控制，由此每个任务在完成任何未完成的操作时和/或响应于诸如中断的输入，将对一个或多个处理器1504的控制返回给分时程序1520。当任务具有对一个或多个处理器1504的控制时，处理电路1502有效地专门用于由与控制任务相关联的功能所解决的目的。分时程序1520可以包括操作系统、在循环(round-robin)基础上转移控制的主循环、根据功能的优先级分配一个或多个处理器1504的控制的功能、和/或通过向处理功能提供一个或多个处理器1504的控制来响应外部事件的中断驱动主循环。
99.图16是用于管理可以由耦合到串行总线的设备执行的触发器的方法的流程图1600。在一个示例中，串行总线可以根据rffe协议来操作。在框1602处，设备可以从串行总线接收数据报，该数据报包括对应于多个计数器的多个数据字节。在框1604处，当对应的数据字节从数据报被接收到时，设备可以基于该对应的数据字节的内容来为多个计数器中的每个计数器配置计数值。在框1606处，设备可以使多个计数器中的每个计数器避免计数，直到所有的多个计数器都被配置有计数值。在框1608处，当与触发器相关联的计数器计数到零时，设备可以致动触发器。
100.在各种示例中，多个数据字节限定了对于多个触发器的定时序列。当多个计数器中的相关联计数器计数到零时，可以致动多个触发器中的每个触发器。定时序列可以被配置为使得多个触发器中的两个或两个以上触发器同时被致动。在一个示例中，设备可以使得多个计数器中的每个计数器能够同时开始计数。多个数据字节中的两个或两个以上数据字节具有相同的值。
101.在一个示例中，该设备可以检测串行总线上的bpc，并且可以在bpc被检测到时，使能多个计数器中的每个计数器进行计数。
102.在一些示例中，设备可以用位模式来填充第一寄存器，该位模式标识一组触发器的成员。多个计数器中的每个计数器可以与被标识为该组触发器的成员的触发器相关联，该设备可以提供第二寄存器，该第二寄存器指示多个计数器中的哪些计数器已经被配置并
且基于第一寄存器和第二寄存器的比较来控制提供给多个计数器中的每个计数器的使能信号的状态。在被标识为该组触发器的成员的每个触发器已经被致动之后，第二寄存器可以被清除。
103.图17是图示用于采用处理电路1702的装置1700的硬件实现的简化示例的图。处理电路1702通常具有控制器或处理器1716，该控制器或处理器可以包括一个或多个微处理器、微控制器、数字信号处理器、定序器和/或状态机。处理电路1702可以用一般由总线1720来表示的总线架构来实现。取决于处理电路1702的具体应用和总体设计约束，总线1720可以包括任意数量的互连总线和桥。总线1720将包括由控制器或处理器1716、模块或电路1704、1706和1708以及处理器可读存储介质1718表示的一个或多个处理器和/或硬件模块的各种电路链接在一起。可以提供一个或多个物理层电路和/或模块1714以支持通过使用串行总线1712实现的通信链路、通过天线或天线阵列1722(例如到无线电接入网络)等的通信。总线1720还可以链接各种其他电路(诸如定时源、外围设备、电压调节器和电源管理电路)，该各种其他电路在本领域中是众所周知的，并且因此将不再进一步描述。
104.处理器1716负责一般处理，包括执行存储在处理器可读存储介质1718上的软件、代码和/或指令。可以使用非暂态存储介质来实现处理器可读存储介质1718。当由处理器1716执行时，该软件使处理电路1702为任何特定装置执行上述各种功能。处理器可读存储介质1718可以用于存储由处理器1716在执行软件时操纵的数据。处理电路1702还包括模块1704、1706和1708中的至少一个模块。模块1704、1706和1708可以是运行在处理器1716中、驻留/存储在处理器可读存储介质1718中的软件模块、耦合到处理器1716的一个或多个硬件模块、或它们的某种组合。模块1704、1706和1708可以包括微控制器指令、状态机配置参数或其某种组合。
105.在一种配置中，装置1700包括模块和/或电路1708，模块和/或电路1708适于维持与触发器分组和用于实现对应触发器中的延迟的计数器的状态相关的配置信息。装置1700可以包括适于激发、致动或激活触发器的模块和/或电路1706。装置1700可以包括模块和/或电路1704，该模块和/或电路适于配置、管理、使能和以其他方式控制用于实现对应触发器中的延迟的计数器的操作。
106.在一个示例中，装置1700包括物理层电路和/或模块1714，物理层电路和/或模块1714实现适于将装置1700耦合到串行总线1712的接口电路并且被配置为从串行总线1712接收时钟信号。装置1700可以具有控制器和被配置为对时钟信号中的脉冲进行计数的多个计数器。控制器可以被配置为从串行总线接收数据报，该数据报包括对应于多个计数器的多个数据字节，当对应的数据字节从数据报被接收到时，基于对应的数据字节的内容，用计数值配置多个计数器中的每个计数器，使得多个计数器中的每个计数器避免计数，直到所有的多个计数器都被配置有计数值，并且当与触发器相关联的计数器计数到零时，致动触发器。例如，可以根据rffe协议来配置数据报。
107.在一个示例中，多个数据字节限定了对于多个触发器的定时序列。在各种示例中，当多个计数器中的相关联计数器计数到零时，多个触发器中的每个触发器被致动。定时序列可以被配置为使得多个触发器中的两个或两个以上触发器同时被致动。控制器还可以被配置为使得多个计数器中的每个计数器能够同时开始计数。
108.在一个示例中，接口电路还被配置为检测串行总线上的bpc。控制器可以进一步被
配置为当bpc被检测到时使多个计数器中的每个计数器能够计数。
109.在某些示例中，装置1700包括第一寄存器和第二寄存器，该第一寄存器填充有标识一组触发器的成员的位模式，该第二寄存器被配置为指示多个计数器中的哪些计数器已经被配置。多个计数器中的每个计数器可以与被标识为该组触发器的成员的触发器相关联。装置1700可以包括比较器，该比较器被配置为比较第一寄存器和第二寄存器并且基于第一寄存器和第二寄存器的比较来控制提供给多个计数器中的每个计数器的使能信号的状态。在被标识为该组触发器的成员的每个触发器已经被致动之后，第二寄存器可以被清除。在一些情况下，多个数据字节中的两个或两个以上数据字节具有相同的值。
110.处理器可读存储介质1718可以包括指令，该指令使处理电路1702从串行总线接收数据报，该数据报包括对应于多个计数器的多个数据字节，当对应的数据字节从数据报被接收到时，基于对应的数据字节的内容用计数值配置多个计数器中的每个计数器，使得该多个计数器中的每个计数器避免计数，直到该多个计数器中的所有计数器都被配置有计数值，并且当与触发器相关联的计数器计数到零时，致动触发器。例如，可以根据rffe协议来配置数据报。
111.在一个示例中，多个数据字节限定了对于多个触发器的定时序列。在各种示例中，当多个计数器中的相关联计数器计数到零时，多个触发器中的每个触发器被致动。定时序列可以被配置为使多个触发器中的两个或两个以上触发器同时被致动。在一些示例中，处理器可读存储介质1718包括另外的指令，该指令使处理电路1702使得多个计数器中的每个计数器能够同时开始计数。
112.在一个示例中，处理器可读存储介质1718包括另外的指令，该另外的指令使处理电路1702检测串行总线上的bpc，并且在bpc被检测到时，使得多个计数器中的每个计数器能够计数。
113.在一些示例中，处理器可读存储介质1718包括另外的指令，该指令使得处理电路1702用标识一组触发器的成员的位模式来填充第一寄存器。多个计数器中的每个计数器可以与被标识为该组触发器的成员的触发器相关联。处理器可读存储介质1718可以包括另外的指令，该指令使处理电路1702提供第二寄存器，该第二寄存器指示多个计数器中的哪些计数器已经被配置，并且基于第一寄存器和第二寄存器的比较来控制提供给多个计数器中的每个计数器的使能信号的状态。在被标识为该组触发器的成员的每个触发器已经被致动之后，第二寄存器可以被清除。多个数据字节中的两个或两个以上数据字节可以具有相同的值。
114.在以下编号的条款中描述了一些实现方式示例：
115.1.一种用于管理耦合到串行总线的设备中的触发的方法，包括：
116.从串行总线接收数据报，该数据报包括对应于多个计数器的多个数据字节；
117.当对应的数据字节从数据报被接收到时，基于对应的数据字节的内容用计数值配置多个计数器中的每个计数器；
118.使该多个计数器中的每个计数器避免计数，直到该多个计数器中的所有计数器都已经被配置有计数值；以及
119.当与触发器相关联的计数器已经计数到零时，致动触发器。
120.2.根据条款1所述的方法，其中该多个数据字节限定了针对多个触发器的定时序
列。
121.3.根据条款2所述的方法，其中当该多个计数器中的相关联计数器已经计数到零时，该多个触发器中的每个触发器被致动。
122.4.根据条款2或条款3所述的方法，其中该定时序列被配置为使该多个触发器中的两个或两个以上触发器同时被致动。
123.5.根据条款1至4中任一项所述的方法，还包括：
124.使得多个计数器中的每个计数器能够同时开始计数。
125.6.根据条款1至5中任一项所述的方法，还包括：
126.检测串行总线上的总线驻留条件(bpc)；以及
127.当bpc被检测到时，使得多个计数器中的每个计数器能够计数。
128.7.根据条款1至5中任一项所述的方法，还包括：
129.用位模式填充第一寄存器，该位模式标识一组触发器的成员，其中多个计数器中的每个计数器与被标识为该一组触发器的成员的触发器相关联；
130.提供第二寄存器，该第二寄存器指示多个计数器中的哪些计数器已经被配置；以及
131.基于第一寄存器和第二寄存器的比较，控制提供给多个计数器中的每个计数器的使能信号的状态。
132.8.根据条款7所述的方法，其中在被标识为该一组触发器的成员的每个触发器已经被致动之后，该第二寄存器被清除。
133.9.根据条款1至8中任一项所述的方法，其中该多个数据字节中的两个或两个以上数据字节具有相同的值。
134.10.根据条款1至9中任一项所述的方法，其中数据报是根据射频前端(rffe)协议被配置的。
135.11.一种数据通信装置，包括：
136.接口电路，被配置为将数据通信装置耦合到串行总线并且被配置为从串行总线接收时钟信号；
137.多个计数器，被配置为对时钟信号中的脉冲进行计数；以及
138.控制器，被配置为：
139.从串行总线接收数据报，该数据报包括对应于多个计数器的多个数据字节；
140.当对应的数据字节从数据报被接收到时，基于对应的数据字节的内容用计数值配置多个计数器中的每个计数器；
141.使该多个计数器中的每个计数器避免计数，直到该多个计数器中的所有计数器已经被配置有计数值；以及
142.当与触发器相关联的计数器已经计数到零时，致动触发器。
143.12.根据条款11所述的数据通信装置，其中多个数据字节限定了针对多个触发的定时序列。
144.13.根据条款12所述的数据通信装置，其中当该多个计数器中的相关联计数器已经计数到零时，该多个触发器中的每个触发器被致动。
145.14.根据条款12或条款13所述的数据通信装置，其中该定时序列被配置为使该多
个触发器中的两个或两个以上触发器同时被致动。
146.15.根据条款11至14中任一项所述的数据通信装置，其中控制器还被配置为：
147.使多个计数器中的每个计数器能够同时开始计数。
148.16.根据条款11至15中任一项所述的数据通信装置，其中该接口电路还被配置为检测该串行总线上的总线驻留条件(bpc)，并且其中该控制器还被配置为当bpc被检测到时，使得该多个计数器中的每个计数器能够进行计数。
149.17.根据条款11至15中任一项所述的数据通信装置，还包括：
150.第一寄存器，填充有位模式，该位模式标识一组触发器的成员，其中多个计数器中的每个计数器与被标识为该组触发器的成员的触发器相关联；
151.第二寄存器，被配置为指示该多个计数器中的哪些计数器已经被配置；以及
152.比较器，被配置为比较该第一寄存器和该第二寄存器，并且基于该第一寄存器和该第二寄存器的比较，来控制提供给该多个计数器中的每个计数器的使能信号的状态。
153.18.根据条款17所述的数据通信装置，其中在被标识为该一组触发器的成员的每个触发器已经被致动之后，第二寄存器被清除。
154.19.根据条款11至18中任一项所述的数据通信装置，其中该多个数据字节中的两个或两个以上数据字节具有相同的值。
155.20.根据条款11至19中任一项所述的数据通信装置，其中数据报是根据射频前端(rffe)协议被配置的。
156.21.一种非暂态处理器可读存储介质，具有一个或多个指令，该一个或多个指令在由接收器中的处理电路的至少一个处理器执行时，使该至少一个处理器：
157.从串行总线接收数据报，该数据报包括对应于多个计数器的多个数据字节；
158.当对应的数据字节从数据报被接收到时，基于对应的数据字节的内容用计数值配置多个计数器中的每个计数器；
159.使该多个计数器中的每个计数器避免计数，直到该多个计数器中的所有计数器都被配置有计数值；以及
160.当与触发器相关联的计数器已经计数到零时，致动触发器。
161.22.根据条款21所述的存储介质，其中该多个数据字节限定了针对多个触发的定时序列，其中当该多个计数器中的相关联计数器计数已经到零时，该多个触发器中的每个触发器被致动。
162.23.根据条款22所述的存储介质，其中该定时序列被配置为使该多个触发器中的两个或两个以上触发器同时被致动，并且其中该多个计数器中的每个计数器被配置为同时开始计数。
163.24.根据条款21至23中任一项所述的存储介质，其中进一步的指令使得该至少一个处理器：
164.检测串行总线上的总线驻留条件(bpc)；以及
165.当bpc被检测到时，使得多个计数器中的每个计数器能够计数。
166.25.根据条款21至23中任一项所述的存储介质，其中另外的指令使得该至少一个处理器：
167.用位模式填充第一寄存器，该位模式标识一组触发器的成员，其中多个计数器中
的每个计数器与被标识为该一组触发器的成员的触发器相关联；
168.提供第二寄存器，该第二寄存器指示该多个计数器中的哪些计数器已经被配置；以及
169.基于该第一寄存器和该第二寄存器的比较，来控制提供给该多个计数器中的每个计数器的使能信号的状态，其中该第二寄存器被清除。
170.26.根据条款21至25中任一项所述的存储介质，其中该多个数据字节中的两个或两个以上数据字节具有相同的值。
171.27.根据条款21至26中任一项所述的存储介质，其中该数据报是根据射频前端(rffe)协议被配置的。
172.28.一种数据通信装置，包括：
173.用于从串行总线接收数据报的部件，该数据报包括对应于多个计数器的多个数据字节；
174.用于控制该多个计数器的部件，当对应的数据字节从该数据报被接收到时，该多个计数器中的每个计数器基于该对应的数据字节的内容被配置有计数值，其中该用于控制该多个计数器的部件被配置为使得该多个计数器中的每个计数器避免计数，直到该多个计数器中的所有计数器已经被配置有计数值；以及
175.用于在与触发器相关联的计数器已经计数到零时致动触发器的部件。
176.29.根据条款28所述的数据通信装置，还包括：
177.用于检测串行总线上的总线驻留条件(bpc)的部件，其中用于控制多个计数器的部件还被配置为当bpc被检测到时，使得多个计数器中的每个计数器能够计数。
178.30.根据条款28所述的数据通信装置，还包括：
179.第一寄存器，填充有位模式，该位模式标识一组触发器的成员，其中多个计数器中的每个计数器与被标识为该一组触发器的成员的触发器相关联；以及
180.第二寄存器，被配置为指示该多个计数器中的哪些计数器已经被配置，其中用于控制该多个计数器的部件还被配置为基于该第一寄存器和该第二寄存器的比较，来控制提供给该多个计数器中的每个计数器的使能信号的状态。
181.应理解的是，所公开的过程中步骤的特定顺序或层次是示例性方法的说明。基于设计偏好，应理解的是，可以重新布置过程中步骤的特定顺序或层次。此外，一些步骤可以被组合或省略。所附的方法权利要求以示例顺序呈现了各个步骤的要素，并且不意味着局限于所呈现的特定顺序或层次。
182.提供先前的描述以使本领域的任何技术人员能够实践本文所描述的各个方面。本领域的技术人员将容易明白对这些方面的各种修改，且本文中界定的一般原理可适用于其他方面。因此，权利要求不旨在限于本文中示出的方面，而是要符合与语言权利要求一致的全部范围，其中除非特别声明，否则单数形式的元件不旨在表示“一个且仅一个”，而是表示“一个或多个”。除非另有特别说明，否则术语“一些”指一个或多个。本领域普通技术人员已知或以后将知道的与贯穿本公开所描述的各个方面的要素的所有结构和功能等效物均通过引用明确地并入本文并且旨在由权利要求书涵盖。此外，此处公开的任何内容都不旨在奉献给公众，不管此类公开是否在权利要求中明确记载。任何权利要求要素均不应被解释为部件加功能，除非使用短语“用于......的部件”明确记载该要素。

技术特征：
1.一种用于管理耦合到串行总线的设备中的触发的方法，包括：从所述串行总线接收数据报，所述数据报包括对应于多个计数器的多个数据字节；当对应的数据字节从所述数据报被接收到时，基于所述对应的数据字节的内容用计数值配置所述多个计数器中的每个计数器；使所述多个计数器中的每个计数器避免计数，直到所述多个计数器中的所有计数器已经被配置有计数值；以及当与所述触发器相关联的计数器已经计数到零时，致动触发器。2.根据权利要求1所述的方法，其中所述多个数据字节限定了针对多个触发器的定时序列。3.根据权利要求2所述的方法，其中当所述多个计数器中的相关联计数器已经计数到零时，所述多个触发器中的每个触发器被致动。4.根据权利要求2所述的方法，其中所述定时序列被配置为使所述多个触发器中的两个或两个以上触发器同时被致动。5.根据权利要求1所述的方法，还包括：使得所述多个计数器中的每个计数器能够同时开始计数。6.根据权利要求1所述的方法，还包括：检测所述串行总线上的总线驻留条件(bpc)；以及当所述bpc被检测到时，使得所述多个计数器中的每个计数器能够计数。7.根据权利要求1所述的方法，还包括：用位模式填充第一寄存器，所述位模式标识一组触发器的成员，其中所述多个计数器中的每个计数器与被标识为所述一组触发器的成员的触发器相关联；提供第二寄存器，所述第二寄存器指示所述多个计数器中的哪些计数器已经被配置；以及基于所述第一寄存器和所述第二寄存器的比较，控制提供给所述多个计数器中的每个计数器的使能信号的状态。8.根据权利要求7所述的方法，其中在被标识为所述一组触发器的成员的每个触发器已经被致动后，所述第二寄存器被清除。9.根据权利要求1所述的方法，其中所述多个数据字节中的两个或两个以上数据字节具有相同的值。10.根据权利要求1所述的方法，其中所述数据报是根据射频前端(rffe)协议被配置的。11.一种数据通信装置，包括：接口电路，被配置为将所述数据通信装置耦合到串行总线并且被配置为从所述串行总线接收时钟信号；多个计数器，被配置为对所述时钟信号中的脉冲进行计数；以及控制器，被配置为：从所述串行总线接收数据报，所述数据报包括对应于所述多个计数器的多个数据字节；当对应的数据字节从所述数据报被接收到时，基于所述对应的数据字节的内容用计数
值配置所述多个计数器中的每个计数器；使所述多个计数器中的每个计数器避免计数，直到所述多个计数器中的所有计数器已经被配置有计数值；以及当与所述触发器相关联的计数器已经计数到零时，致动触发器。12.根据权利要求11所述的数据通信装置，其中所述多个数据字节限定了针对多个触发器的定时序列。13.根据权利要求12所述的数据通信装置，其中当所述多个计数器中的相关联计数器已经计数到零时，所述多个触发器中的每个触发器被致动。14.根据权利要求12所述的数据通信装置，其中所述定时序列被配置为使所述多个触发器中的两个或两个以上触发器同时被致动。15.根据权利要求11所述的数据通信装置，其中所述控制器还被配置为：使得所述多个计数器中的每个计数器能够同时开始计数。16.根据权利要求11所述的数据通信装置，其中所述接口电路还被配置为检测所述串行总线上的总线驻留条件(bpc)，并且其中所述控制器还被配置为当所述bpc被检测到时，使得所述多个计数器中的每个计数器能够进行计数。17.根据权利要求11所述的数据通信装置，还包括：第一寄存器，填充有位模式，所述位模式标识一组触发器的成员，其中所述多个计数器中的每个计数器与被标识为所述一组触发器的成员的触发器相关联；第二寄存器，被配置为指示所述多个计数器中的哪些计数器已经被配置；以及比较器，被配置为比较所述第一寄存器和所述第二寄存器，并且基于所述第一寄存器和所述第二寄存器的比较，来控制提供给所述多个计数器中的每个计数器的使能信号的状态。18.根据权利要求17所述的数据通信装置，其中在被标识为所述一组触发器的成员的每个触发器已经被致动之后，所述第二寄存器被清除。19.根据权利要求11所述的数据通信装置，其中所述多个数据字节中的两个或两个以上数据字节具有相同的值。20.根据权利要求11所述的数据通信装置，其中所述数据报是根据射频前端(rffe)协议被配置的。21.一种非暂态处理器可读存储介质，具有一个或多个指令，所述一个或多个指令在由接收器中的处理电路的至少一个处理器执行时，使所述至少一个处理器：从串行总线接收数据报，所述数据报包括对应于多个计数器的多个数据字节；当对应的数据字节从所述数据报被接收到时，基于所述对应的数据字节的内容用计数值配置所述多个计数器中的每个计数器；使所述多个计数器中的每个计数器避免计数，直到所述多个计数器中的所有计数器已经被配置有计数值；以及当与所述触发器相关联的计数器已经计数到零时，致动触发器。22.根据权利要求21所述的存储介质，其中所述多个数据字节限定了针对多个触发的定时序列，其中当所述多个计数器中的相关联计数器已经计数到零时，所述多个触发器中的每个触发器被致动。
23.根据权利要求22所述的存储介质，其中所述定时序列被配置为使所述多个触发器中的两个或两个以上触发器同时被致动，并且其中所述多个计数器中的每个计数器被配置为同时开始计数。24.根据权利要求21所述的存储介质，其中另外的指令使所述至少一个处理器：检测所述串行总线上的总线驻留条件(bpc)；以及当所述bpc被检测到时，使得所述多个计数器中的每个计数器能够计数。25.根据权利要求21所述的存储介质，其中另外的指令使所述至少一个处理器：用位模式填充第一寄存器，所述位模式标识一组触发器的成员，其中所述多个计数器中的每个计数器与被标识为所述一组触发器的成员的触发器相关联；提供第二寄存器，所述第二寄存器指示所述多个计数器中的哪些计数器已经被配置；以及基于所述第一寄存器和所述第二寄存器的比较，来控制提供给所述多个计数器中的每个计数器的使能信号的状态，其中在被标识为所述一组触发器的成员的每个触发器已经被致动之后，所述第二寄存器被清除。26.根据权利要求21所述的存储介质，其中所述多个数据字节中的两个或两个以上数据字节具有相同的值。27.根据权利要求21所述的存储介质，其中所述数据报是根据射频前端(rffe)协议被配置的。28.一种数据通信装置，包括：用于从串行总线接收数据报的部件，所述数据报包括对应于多个计数器的多个数据字节；用于控制所述多个计数器的部件，当对应的数据字节从所述数据报被接收到时，所述多个计数器中的每个计数器基于所述对应的数据字节的内容被配置有计数值，其中所述用于控制所述多个计数器的部件被配置为使所述多个计数器中的每个计数器避免计数，直到所述多个计数器中的所有计数器已经被配置有计数值；以及用于在与触发器相关联的计数器已经计数到零时致动所述触发器的部件。29.根据权利要求28所述的数据通信装置，还包括：用于检测所述串行总线上的总线驻留条件(bpc)的部件，其中用于控制所述多个计数器的所述部件还被配置为当所述bpc被检测到时，使得所述多个计数器中的每个计数器能够计数。30.根据权利要求28所述的数据通信装置，还包括：第一寄存器，填充有位模式，所述位模式标识一组触发器的成员，其中所述多个计数器中的每个计数器与被标识为所述一组触发器的成员的触发器相关联；以及第二寄存器，被配置为指示所述多个计数器中的哪些计数器已经被配置，其中用于控制所述多个计数器的所述部件还被配置为基于所述第一寄存器和所述第二寄存器的比较，来控制提供给所述多个计数器中的每个计数器的使能信号的状态。

技术总结
系统、方法和装置改进了当触发器通过串行总线配置时，触发器定时的同步。一种数据通信装置具有接口电路，该接口电路将该数据通信装置耦合到串行总线，并且被配置为从该串行总线接收时钟信号；多个计数器，被配置为对该时钟信号中的脉冲进行计数；以及控制器，被配置为从该串行总线接收数据报，该数据报包括对应于该多个计数器的多个数据字节，当该对应的数据字节从该数据报被接收到时，基于对应的数据字节的内容为该多个计数器中的每个计数器配置计数值，使计数器中的每个计数器避免计数，直到所有该计数器都已经配置有计数值，并且当与该触发器相关联的计数器已经计数到零时，致动触发器。触发器。触发器。


技术研发人员：L
受保护的技术使用者：高通股份有限公司
技术研发日：2021.12.01
技术公布日：2023/8/31