校正电路及校正方法与流程

1.本发明涉及一种电路及方法，且特别涉及一种校正电路及校正方法。


背景技术：

2.随着电路效能的提升，电子装置对于高频时钟信号的需求也是日益提高。但，相较于低频操作而言，相同的时钟误差在高频操作下会导致更大的错误率，因此，电子系统对于时钟信号的精细度需求也随着驱动频率的提升而增加。


技术实现要素：

3.本发明提供一种可用以对延迟线的时钟进行内建自我测试的校正电路及校正方法。
4.本发明的校正电路可用以对延迟线进行内建自我测试，校正电路包括延迟基准电路、比较器及调整电路。延迟基准电路可依据外部时钟信号以产生第一时钟信号以及与第一时钟信号间具有预设延迟的第二时钟信号，其中延迟线依据第一时钟信号以产生第三时钟信号，第一时钟信号与第三时钟信号间的延迟是受控于延迟线所接收的控制信号。比较器耦接延迟基准电路。比较器可比较第二时钟信号以及第三时钟信号以判断第二时钟信号是领先或落后第三时钟信号，并产生比较结果。调整电路耦接延迟线及比较器，调整电路依据比较结果以调整提供至延迟线的控制信号。
5.本发明的校正方法可用以对延迟线进行内建自我测试(built-in self-test，bist)。校正方法包括：藉由延迟基准电路依据外部时钟信号以产生第一时钟信号以及与第一时钟信号间具有预设延迟的第二时钟讯；将第一时钟信号提供至延迟线以产生第三时钟信号，第一时钟信号与第三时钟信号间的延迟是受控于延迟线所接收的控制信号；藉由比较器比较第二时钟信号以及第三时钟信号以判断第二时钟信号是领先或落后第三时钟信号，并产生比较结果；以及藉由调整电路依据比较结果以调整提供至延迟线的控制信号。
6.基于上述，校正电路及校正方法可进行内建自我测试，在不需要额外接垫的情况下，进行精准的时钟校正，有效提升提供给电路的时钟信号的精准度。
附图说明
7.图1为本发明实施例一种校正电路的电路方块图。
8.图2为本发明实施例一校正电路的电路方块图。
9.图3为本发明实施例一延迟基准电路的操作波形图。
10.图4a为本发明实施例一渐进逼近暂存器的电路方块图。
11.图4b为本发明实施例一数字模拟转换器的电路图。
12.图4c为本发明实施例一调整电路所产生的控制信号的波形示意图。
13.图5绘示了本发明实施例一校正电路的操作波形图。
14.【符号说明】
15.1、2：校正电路
16.10、20：延迟基准电路
17.11、21：比较器
18.12、22：调整电路
19.220：渐进逼近暂存器
20.221：数字模拟转换器
21.43：多工器
22.44：d型触发器
23.a、b：控制信号端
24.b0～bn-1：位
25.clk：时钟输入端
26.clke：外部时钟信号
27.clkeb：反相时钟信号
28.clk1：第一时钟信号
29.clk2：第二时钟信号
30.clk3：第三时钟信号
31.cmp：比较结果输入端
32.cr、cr1～cr3：比较结果
33.d：数据输入端
34.div1：第一分频器
35.div2：第二分频器
36.dl：延迟线
37.en：致能信号
38.inv1：第一反相器
39.inv2：第二反相器
40.out：输出端
41.p1～p4：时间区间
42.q：数据输出端
43.rst：重置端
44.sar0～sarn-1：逼近电路
45.sel：选择输入端
46.set：设定端
47.shift：位移输入端
48.td1：第一延迟
49.td2：第二延迟
50.td3：第三延迟
51.vc：控制信号
52.vref：参考电压
53.vtar：目标电压
54.x～z：数据输入端
具体实施方式
55.在许多需要精细时钟进行控制的电路应用中，例如是存储器控制、通用串行总线(universal serial bus，usb)传输、锁相回路(phase lock loop，pll)、延迟锁定回路(delay lock loop，dll)、时钟数据恢复电路(clock and data recovery，cdr)等，或其他需要精细时钟控制的高速电路应用中，往往会需要许多精细的时钟信号来进行电路控制。若由电路外部取得需要的所有时钟信号，则会需要对应地在芯片上设置相同数量的接垫来接收时钟信号，因而导致芯片的面积以及制造成本增加。
56.因此，在这些电路应用中，往往会设置延迟线(delay line)或是环形振荡器(ring oscillator)等电路，以在电路内部电路中产生出系统运作所需的一或多个时钟信号，藉以降低对外部时钟信号的依赖。一般来说，延迟线是由多个互相串联的延迟单元(例如是缓冲器)所形成。延迟线可接收由外部所输入的外部时钟信号，并在每级的延迟单元间产生依序递延的多级时钟信号。相似地，环形振荡器一般则是将多个延迟单元以环型方式，将其头尾互相串联连接所形成。环形振荡器可通过循环方式在致能之后，在无需外部时钟信号的情况下通过自振荡的方式产生出多级的时钟信号。
57.进一步，上述的延迟单元往往可通过接收数字或模拟的控制信号来调整其所产生的延迟量。因此，在一些使用情况下，这些延迟线或环形振荡器可通过测试电路来接收其所产生的时钟信号，据以调整提供至延迟单元的控制信号，以将延迟量调整至预设的范围中，藉此较佳地克服制造过程中所产生的非理想效应。
58.然而，在验证电路内部所产生出的时钟信号时，若要将芯片内部所产生的时钟信号提供至芯片外部的测试机台进行测量时，则信号路径上则包含了延迟单元所产生的延迟，芯片内部连接至接垫的内部信号走线所产生的延迟，以及芯片外部连接至外部测试机台的信号迹线(trace)所产生的延迟。因此，通过外部测试机台测试芯片内部所产生的时钟信号时，往往会受到上述诸多因素的加总影响，无法精准地判断延迟单元所产生的延迟。
59.图1为本发明实施例一种校正电路1的电路方块图。校正电路1可用以对延迟线dl进行内建自我测试(built-in self-test，bist)。举例来说，内建自我测试是可通过芯片内部所设置的电路，在芯片内部针对延迟线dl所产生的延迟进行测试，据此产生控制信号vc来控制延迟线dl中的延迟单元，使延迟线dl所产生的延迟可依据内建自我测试被调整到预设的范围中。在一些实施情况下，内建自我测试可具有例如像降低测试成本、缩短测试时间、改善测试便利性、提升测试精准度等的优点。
60.大致来说，校正电路1包括延迟基准电路10、比较器11及调整电路12。延迟基准电路10可接收外部时钟信号clke，以依据外部时钟信号clke产生第一时钟信号clk1以及第二时钟信号clk2。进一步，第一时钟信号clk1可被提供至延迟线dl，使延迟线dl依据第一时钟信号clk1以产生第三时钟信号clk3。接着，比较器11耦接延迟基准电路10以及延迟线dl。比较器10可比较第二时钟信号clk2以及第三时钟信号clk3并判断出第二时钟信号clk2是领先或落后第三时钟信号clk3，并产生比较结果cr。最后，调整电路12耦接延迟线dl及比较器11。调整电路12可依据比较结果cr来调整提供至延迟线dl的控制信号vc。
61.详细来说，延迟基准电路10所产生的第一时钟信号clk1与第二时钟信号clk2之间
具有预设的第一延迟td1。延迟线dl在接收的第一时钟信号clk1与其所产生的第三时钟信号clk3间具有第二延迟td2。当校正电路1在进行内建自我测试时，校正电路1可通过比较器11来判断第二时钟信号clk2与第三时钟信号clk3之间的相位关系，并通过调整电路12来调整提供至延迟线dl的控制信号vc，使第三时钟信号clk3的相位可逐渐地向第二时钟信号clk2的相位逼近，进而将延迟线dl所产生的延迟量(也就是第二延迟td2)调整到预设的范围中。
62.换句话说，在校正电路1中，延迟基准电路10所产生的第一时钟信号clk1及第二时钟信号clk2之间的第一延迟td1可用来作为基准，来针对延迟线dl进行校正，使延迟线dl所产生的第二时钟信号clk2与第一时钟讯clk1之间具有的第二延迟td2可逼近延迟基准电路10所产生的第一延迟td1。随着第二延迟td2被逼进于第一延迟td1的同时，比较器11所接收到的第二时钟信号clk2与第三时钟信号clk3之间的第三延迟td3亦会随之趋近于零。
63.简言之，校正电路1在进行内建自我测试时，校正电路1可利用外部时钟信号clke产生第一时钟信号clk1及第二时钟信号clk2，并利用第一时钟信号clk1及第二时钟信号clk2之间的第一延迟td1作为基准，来校正延迟线dl，使延迟线dl所产生的第三时钟信号clk3与第一时钟信号clk1之间的第二延迟td2可逼近或近似于用来作为基准的第一延迟td1。
64.图2为本发明实施例一校正电路2的电路方块图。校正电路2可用以对延迟线dl进行内建自我测试。大致来说，校正电路2包括延迟基准电路20、比较器21及调整电路22。延迟基准电路20可接收外部时钟信号clke，以依据外部时钟信号clke产生第一时钟信号clk1以及第二时钟信号clk2。进一步，第一时钟信号clk1可被提供至延迟线dl，使延迟线dl依据第一时钟信号clk1以产生第三时钟信号clk3。接着，比较器21耦接延迟基准电路20以及延迟线dl。比较器10可比较第二时钟信号clk2以及第三时钟信号clk3并判断出第二时钟信号clk2是领先或落后第三时钟信号clk3，并产生比较结果cr。最后，调整电路22耦接延迟线dl及比较器21。调整电路22可依据比较结果cr来调整提供至延迟线dl的控制信号vc。
65.在本实施例中，调整电路22所提供至延迟线dl中各个延迟单元的控制信号vc可为模拟电压的形式。也就是说，随着控制信号vc的模拟电压值改变，延迟线dl中各个延迟单元可对应地改变其所产生的延迟量。
66.延迟基准电路20包括第一分频器div1、第二分频器div2及反相器inv1。第一分频器div1接收致能信号en及外部时钟信号clke。第一分频器div1可被致能信号en所致能，以对外部时钟信号clke进行分频以产生第一时钟信号clk1。反相器inv1将外部时钟信号clke反相以产生反相时钟信号clkeb，并将反相时钟信号clkeb提供至第二分频器div2。第二分频器div2耦接反相器iv1，第二分频器div2则对反相时钟信号clkeb进行分频以产生第二时钟信号clk2。
67.图3为本发明实施例一延迟基准电路20的操作波形图。在本实施例中，第一分频器div1及第二分频器div2为除二电路，且第一分频器div1及第二分频器div2具有相同的触发方式，例如是同为正沿触发或同为负沿触发。
68.接下来请共同参考图2、3来理解下方篇幅中关于延迟基准电路20的操作说明。首先，外部时钟信号clke会被提供至第一分频器div1，第一分频器div1在每次外部时钟信号clke的正沿会被触发，以将第一时钟信号clk1的电压电平由高电压电平转态为低电压电
平，或将低电压电平转态为高电压电平。故第一分频器div1依据外部时钟信号clke可产生如图3中所示，频率为外部时钟信号clke一半的第一时钟信号clk1。进一步，外部时钟信号clke经过第一反相器inv1的转换后可产生反相时钟信号clkeb，第二分频器div2在接收到反相时钟信号clkeb后，在每次反相时钟信号clkeb的正沿会被触发，以将反相时钟信号clkeb的电压电平由高电压电平转态为低电压电平，或将低电压电平转态为高电压电平。故第二分频器div2依据反相时钟信号clkeb可产生如图3中所示，频率为外部时钟信号clke一半的第二时钟信号clk2。
69.另外，由于第一时钟信号clk1是在外部时钟信号clke的正沿转态，而第二时钟信号clk2是在反相时钟信号clkeb的正沿转态，故第一时钟信号clk1及第二时钟信号clk2之间所具有的第一延迟td1即为外部时钟信号clke的半周期，或是第一时钟信号clk1及第二时钟信号clk2的四分之一周期。如此一来，延迟基准电路20可通过第一分频器div1、第二分频器div2及第一反相器inv1的连接关系以及操作，来产生具有第一延迟td1信息的第一时钟信号clk1及第二时钟信号clk2。
70.在一些实施例中，由于延迟基准电路20所产生的第一延迟td1是相关于外部时钟信号clke的操作周期，本领域技术人员当然可以通过调整输入至延迟基准电路20的外部时钟信号clke的周期，来改变第一延迟td1的延迟量，因而增加校正电路2的应用范围与设计弹性。
71.接着，如图2所示，第一时钟信号clk1可被提供至延迟线dl以产生第三时钟信号clk3，而第一时钟信号clk1及第三时钟信号clk3则具有第二延迟td2。比较器21则可接收第二时钟信号clk2及第三时钟信号clk3来判断两者的相位关系是何者领先。
72.在本实施例中，比较器21可例如是以d型触发器(d flip flop，dff)所实现的，其中第二时钟信号clk2被提供至d型触发器的时钟输入端、第三时钟信号clk3被提供至d型触发器的数据输入端，而比较结果cr可在d型触发器的反相输出端产生。
73.如此一来，比较器21可在第二时钟信号clk2的正沿边缘(positive clock edge)处来抓取第三时钟信号clk3的数据值并进行存储，并将存储的第三时钟信号clk3的反相结果输出为比较结果cr。因此，当第二时钟信号clk2领先于第三时钟信号clk3时，在第二时钟信号clk2的正沿触发时，比较器21可抓取并存储到低电压电平的第三时钟信号clk3，并将其其反相的结果输出为比较结果cr。相反地，当第二时钟信号clk2落后于第三时钟信号clk3时，在第二时钟信号clk2的正沿触发时，比较器21可抓取并存储到高电压电平的第三时钟信号clk3，并将其反相的结果输出为比较结果cr。换句话说，当第二时钟信号clk2领先于第三时钟信号clk3时，比较器21可产生高电压电平的比较结果cr，且当第二时钟信号clk2落后于第三时钟信号clk3时，比较器21可产生低电压电平的比较结果cr。
74.当然，其他实施方式的比较器、相位比较器亦属于变化实施例的范围中。
75.最后，比较结果cr可被提供至调整电路22，使调整电路22据以产生调整提供至延迟线dl的控制信号vc。在本实施例中，调整电路22包括渐进逼近暂存器220及数字模拟转换器(digital-to-analog converter，dac)221。渐进逼近暂存器220耦接比较器21，以接收比较结果cr，并以二元(binary)逼近的方式来产生包含多位的逼近结果ar。另外，渐进逼近暂存器220还可接收经过第二反相器inv2所提供，与第一时钟信号clk1反相的信号来做为时钟信号而被驱动，换句话说，渐进逼近暂存器220可在每次第一时钟信号clk1的负沿边缘
(negative edge)处被触发而抓取比较结果cr并进行运算，并更新所产生的逼近结果ar。
76.接着，数字模拟转换器221可依据逼近结果ar的多位来产生控制信号vc。在本实施例中，数字模拟转换器221可将控制信号vc转换为模拟的控制信号vc，并提供至延迟线dl来调整延迟线dl中各个延迟单元的延迟量。
77.在一些实施例中，依据延迟线dl及延迟单元的态样，调整电路22的电路结构也可被适应性地调整。举例来说，当延迟线dl中的延迟单元是数字形式时，也就是延迟线dl中的延迟单元是接收数字的控制信号来调整其延迟量时，调整电路22中的数字模拟转换器221当然可对应地被省略，以将渐进逼近暂存器220所产生的逼近结果ar作为控制信号vc来提供至延迟线dl，以控制其所产生的延迟量。
78.图4a为本发明实施例一渐进逼近暂存器220的电路方块图。接下来请共同参考图2、4a来理解下方篇幅中关于渐进逼近暂存器220的操作说明。
79.在图4a的上半部中，绘示了渐进逼近暂存器220中逼近电路sar0～sarn-1的连接结构。在图4a的下半部中，则绘示了单一个逼近电路的电路方块图。
80.首先，如图4a的上半部所示，渐进逼近暂存器220包括互相串联连接的多个逼近电路sar0～sarn-1，其中逼近电路的数量是对应于逼近结果ar所包含的位数，且逼近电路sarn-1～sar0可用来分别产生逼近结果ar中的位bn-1～b0。每个逼近电路具有比较结果输入端cmp、位移输入端shift、选择输入端sel及输出端out。在逼近电路中，比较结果输入端cmp可接收比较结果cr，位移输入端shift可耦接前级逼近电路的输出端out，选择输入端sel可接收所有后级逼近电路所产生的位，其经过或门(or gate)加总后的运算结果。另外，最大有效位(most significant bit，msb)bn-1的逼近电路sarn-1中，其设定端set可接收致能信号en，而其余的逼近电路sarn-2～sar0中，则是由重置端rst接收致能信号en。最后，虽然未绘示于图4a的上半部中，但每个逼近电路还另外具有时钟输入端clk，接收经过反相的第一时钟信号clk1。
81.接着，如图4a下半部所示，每个逼近电路中可包括多工器43及d型触发器44。多工器43可具有三个数据输入端x～z、两个控制信号端a、b及输出端。数据输入端x耦接逼近电路的比较结果输入端cmp、数据输入端y耦接逼近电路的位移输入端shift、数据输入端z耦接逼近电路的输出端。控制信号端a耦接逼近电路的选择输入端sel，控制信号端b则耦接逼近电路的输出端out。因此，逼近电路可依据控制信号端a、b所接收的信号来选择性地将逼近电路的比较结果输入端cmp、位移输入端shift及输出端out其中一个的数据提供至多工器43的输出端。
82.关于多工器43，其真值表可示例性地如图4a的右下方所示。当控制信号端a接收到例如是数据为0的数字值时，多工器43可依据控制信号端b来将数据输入端x、y所接收的数据提供至多工器43的输出端out。具体来说，当控制信号端a、b分别接收到例如是数据为0、0的数字值时，多工器43可将逼近电路的位移输入端shift的数据提供多工器43的输出端out。当控制信号端a、b分别接收到例如是数据为0、1的数字值时，多工器43可将逼近电路的比较结果输入端cmp的数据提供多工器43的输出端out。另外，当控制信号端a接收到例如是数据为1的数字值时，则多工器43可将逼近电路的输出端out的数据提供多工器43的输出端out。
83.d型触发器44具有数据输入端d、时钟输入端及数据输出端q。d型触发器44的数据
输入端d耦接多工器43的输出端out。d型触发器44的时钟输入端耦接逼近电路的时钟输入端clk(未绘示于图4a的上半部)，以接收反相的第一时钟信号clk1的控制。d型触发器44的数据输出端q耦接逼近电路的输出端out。如此一来，d型触发器44可在第一时钟信号clk1的负沿边缘处抓取并存储数据输入端d的数据，并将数据提供至d型触发器44的数据输出端q。
84.图4b为本发明实施例一数字模拟转换器221的电路图。在本实施例中，数字模拟转换器可例如是r-2r的串联电阻串，以将接收的逼近结果ar的位bn-1～b0转换为模拟电压形式的控制信号vc。当然，其他形式的数字模拟转换器，例如是电流或电容形式的数字模拟转换器，亦属于变化实施例的范围中。
85.在数字模拟转换器221中，随着位顺序的上升，每个位对控制信号vc的模拟电压权重会变成两倍。也就是说，在逼近结果ar的位bn-1～b0中，由最小有效位(least significant bit，lsb)b0至最大有效位bn-1，其对于对控制信号vc的模拟电压权重分别为20～2
n-1
。如此一来，数字模拟转换器221可藉由r-2r的串联电阻串来将数字的逼近结果ar转换为模拟形式的控制信号vc。举例来说，当延迟线dl中延迟单元所接收到的控制信号vc的模拟电压范围是介于0～参考电压vref之间时，最大有效位bn-1对应的是参考电压vref/2的模拟电压值，而位bn-2对应的是参考电压vref/4的模拟电压值，以此类推。
86.图4c为本发明实施例一调整电路22所产生的控制信号vc的波形示意图。接下请共同参考图4a～4c来理解下方篇幅中关于调整电路22的操作说明。
87.在图4c的上半部中，绘示了渐进逼近暂存器220在时间区间p1～p4中所输出的逼近结果ar的位b3～b0。在图4c的下半部中，则对应地绘示了数字模拟转换器221接收位b3～b0在时间区间p1～p4中所产生的控制信号vc的模拟电压值。
88.在图4c的示例中，渐进逼近暂存器220及数字模拟转换器221的精准度或解析度为四位，故在本实施例中的渐进逼近存器220具有四个逼近电路sar3～sar0，分别用以产生逼近结果ar的位b3～b0，其中位b3为最大有效位且位b0为最小有效位。
89.首先，在时间区间p1之前，致能信号en会首先被提供至逼近电路sar3～sar0，使的逼近电路sar3～sar0在时钟输入端clk的信号触发而进入时间区间p1之后，在输出端out产生位b3～b0为1000的逼近结果ar，因此产生如图4c上半部第一行的逼近结果ar。
90.在时间区间p2之前，对于逼近电路sar3的多工器43而言，其后级的逼近电路sar2～sar0仍为输出0，故控制信号端a接收到数字值0。不过由于逼近电路sar3的输出端out输出数字值1，使内部多工器43切换为将时间区间p1，针对位b3的比较结果cr3抓取并存储在d型触发器44中。
91.因此，在时间区间p2，在时钟输入端clk被触发时，逼近电路sar3可将时间区间p1，针对位b3的比较结果cr3输出为位b3。另外，逼近电路sar2～0则会被保持在进行数字值右移的操作，使的位b2～b0分别为100，因此产生如图4c上半部第二行的逼近结果ar。
92.接着在时间区间p3中，对于逼近电路sar3的多工器43而言，其控制信号端b会由于逼近电路sar2～sar0其中一个不为零而被致能，使逼近电路sar3保持着存储并输出位b3的比较结果cr3。另外，逼近电路sar2则会抓取位b2的比较结果cr2，而逼近电路sar1、sar0则会进行右移操作，使的位b1、b0分别为10，因此产生如图4c上半部第三行的逼近结果ar。
93.最后在时间区间p4中，逼近电路sar3、sar2会分别保持存储并输出位b3、b2的比较结果cr3、cr2。逼近电路sar1会抓取位b1的比较结果cr1。逼近电路sar0进行右移操作，因此
产生如图4c上半部第四行的逼近结果ar。
94.因此，在时间区间p4结束之后，位b0的比较结果cr0可被产生，而逼近结果ar的位b3～b0也可被取得。
95.另外，在图4c的下半部中，则对应地绘示了数字模拟转换器221接收位b3～b0在时间区间p1～p4中所产生的控制信号vc的模拟电压值。在图4c中，实线绘示了控制信号vc的模拟电压电平，而虚线绘示了调整电路22欲逼近的目标电压vtar电平。
96.在时间区间p1中，当位b3～b0为数字值1000时，则数字模拟转换器221会产生vref/2的控制信号vc。由于在时间区间p1中的控制信号vc小于目标电压vtar，比较器21则可据此产生位b3的数字值为1的比较结果cr3。
97.在时间区间p2中，位b3可依据比较结果cr3被设定为数字值1，同时，位b2～b0则为数字值100。因此，在时间区间p2中，控制信号vc可被设定在vref*(3/4)的电压电平，并与目标电压vtar进行比较。因而产生位b2的数字值为0的比较结果cr2。
98.在时间区间p3中，位b3可保持为比较结果cr3，位b2可依据比较结果cr2被设定为数字值0，同时，位b1、b0则为数字值10。因此，在时间区间p3中，控制信号vc可被设定在vref*(5/8)的电压电平，并与目标电压vtar进行比较。因而产生位b1的数字值为0的比较结果cr1。
99.最后，在时间区间p4中，位b3～b1可分别依据比较结果cr3～cr1分别被设定并输出，而位b0可被设定为数字值1。因此，在时间区间p4中，控制信号vc可被设定在vref*(9/16)的电压电平，并与目标电压vtar进行比较。因而产生位b0的数字值为0的比较结果cr0(未绘示于图4c中)。
100.因此，在本实施例中，在时间区间p1～p4结束之后，可取得位b3～b0为1000的逼近结果ar，藉以逼近目标电压vtar。
101.图5绘示了本发明实施例一校正电路2的操作波形图。接着请共同参考图2、5以理解下方篇幅中关于校正电路2的操作说明。
102.首先，校正电路2可接收外部时钟信号clke并产生第一时钟信号clk1及第二时钟信号clk2，其中第一时钟信号clk1及第二时钟信号clk2之间的第一延迟td1为外部时钟信号clke的半周期。进一步，第二时钟信号clk1还可被提供至延迟线dl以产生第三时钟信号clk3，其中第一时钟信号clk1及第三时钟信号clk3之间可依据延迟线dl中延迟单元所接收到的控制信号vc，而产生第二延迟td2。在致能信号en为高电平的情况下，校正电路2可据此进行内建自我测试，通过比较器21及调整电路22的操作来将延迟线dl所产生的第三时钟信号clk3向第二时钟信号clk2对齐，使第二时钟信号clk2及第三时钟信号clk3之间的第三延迟td3可逐渐缩小或是趋近于零。
103.详细来说，调整电路22首先可依据致能信号en来产生电压电平为vref/2的控制信号vc。比较器21可据此在每次第二时钟信号clk2的正沿触发时来比较第二时钟信号clk2及第三时钟信号clk3两者的相位，并产生比较结果cr。而渐进逼近暂存器220可依据比较结果，以二元逼近的方式调整控制信号vc的电压电平，直到逼近结果ar的所有位都被取得之后，则致能信号en被切换为低电平，使控制信号vc可维持在预设的延迟范围中。
104.具体来说，校正电路2的目标在于将延迟线dl所产生的第三时钟信号clk3向第二时钟信号clk2对齐，也就是将延迟线dl中所设定的第三延迟td3设定为与延迟基准电路20
中的第一延迟td1相同。但受限于解析度的限制，第二时钟信号clk2与第三时钟信号clk3之间的第二延迟td2通常无法为零。以图4c为例，在理想情况下，当图4c中所绘示的目标电压vtar被提供至延迟线dl中延迟单元时，延迟线dl中的延迟单元可提供预设的延迟量，使第三时钟信号clk3对齐第二时钟信号clk2。而校正电路2的目标就是调整控制信号vc，使控制信号vc与目标电压vtar间的差值可小于最小有效位的电压值，进而使第二时钟信号clk2与第三时钟信号clk3之间的时间差可控制在最小有效位的电压值所对应的延迟量之内，使延迟线dl所产生的第二延迟td2控制在预设的延迟范围内。
105.一方面而言，由于校正电路2的延迟基准电路20所产生的第一延迟td1是相关于外部时钟信号clke的半周期，故在进行内建自我测试时，当然可调整提供至校正电路2的外部时钟信号clke的周期，藉以调整延迟线dl所产生的第二延迟td2。因此，虽然延迟基准电路20中可产生用来作为延迟基准量的第一延迟td1，但其仍可通过外部时钟信号clke来进行调整，因此保有系统调整的弹性，增加校正电路2的相容性。
106.另一方面来说，延迟线dl可通过第一级的延迟单元来接收第一时钟信号clk1，在一些实施例中，并通过最后一级的延迟单元来产生第三时钟信号clk3。如此一来，当延迟线dl结束内建自我测试时，延迟线dl整体的总延迟即可被校正至预设的延迟范围内，系统可依据需求由延迟线dl中的各级延迟单元取得所需要的时钟信号来进行驱动。但在一些其他的实施例中，延迟线dl可通过除了最后一级的延迟单元来产生第三时钟信号clk3。举例来说，延迟线dl可通过第一级、中间级或任一级的延迟单元所产生的时钟信号来作为第三时钟信号clk3，其皆属于变化实施例的范围中。
107.最后，由于校正电路是在渐进逼近电路220的第一个位作动时，才开始整体的校正操作，且由于只有单一个比较器，只需输出高电压电平或低电压电平，相较于传统作法，较不会发生谐波锁定(harmonic lock)及错误锁定(false lock)，有效提升整体操作的可靠度(robustness)。
108.综上所述，本发明的校正电路可进行内建自我测试，可在仅接收外部时钟信号clke及致能信号en的情况下，自动地在电路内部对延迟线的延迟进行校正，在不需要额外接垫的情况下，进行精准的时钟校正，有效提升提供给电路的时钟信号的精准度。

技术特征：
1.一种校正电路，用以对延迟线进行内建自我测试(built-in self-test，bist)，该校正电路包括：延迟基准电路，依据外部时钟信号以产生第一时钟信号以及与该第一时钟信号间具有预设延迟的第二时钟信号，其中该延迟线依据该第一时钟信号以产生第三时钟信号，该第一时钟信号与该第三时钟信号间的延迟是受控于该延迟线所接收的控制信号；比较器，耦接该延迟基准电路，该比较器比较该第二时钟信号以及该第三时钟信号以判断该第二时钟信号是领先或落后该第三时钟信号，并产生比较结果；以及调整电路，耦接该延迟线及该比较器，该调整电路依据该比较结果以调整提供至该延迟线的该控制信号。2.如权利要求1所述的校正电路，其中该延迟基准电路包括：第一分频器，对该外部时钟信号进行分频以产生该第一时钟信号；反相器，将该外部时钟信号反相以产生反相时钟信号；以及第二分频器，耦接该反相器，该第二分频器对该反相时钟信号进行分频以产生该第二时钟信号。3.如权利要求2所述的校正电路，其中该第一分频器及该第二分频器为除二电路。4.如权利要求1所述的校正电路，其中该延迟基准电路所产生的该第一时钟信号及该第二时钟信号之间的该预设延迟为该外部时钟信号的二分之一个操作周期。5.如权利要求1所述的校正电路，其中该调整电路是以渐进逼近(successive approximation)的方式来调整该控制信号。6.如权利要求1所述的校正电路，其中该调整电路包括：渐进逼近暂存器，耦接该比较器，该渐进逼近暂存器依据该比较结果确定包括多位的逼近结果；以及数字模拟转换器(digital-to-analog converter，dac)，耦接该渐进逼近暂存器及该延迟线，该数字模拟转换器依据该逼近结果产生模拟的该控制信号。7.如权利要求6所述的校正电路，其中该渐进逼近暂存器依据该比较结果，依照位顺序确定该逼近结果的这些位。8.一种校正方法，用以对延迟线进行内建自我测试(built-in self-test，bist)，该校正方法包括：藉由延迟基准电路依据外部时钟信号以产生第一时钟信号以及与该第一时钟信号间具有预设延迟的第二时钟讯；将该第一时钟信号提供至该延迟线以产生第三时钟信号，该第一时钟信号与该第三时钟信号间的延迟是受控于该延迟线所接收的控制信号；藉由比较器比较该第二时钟信号以及该第三时钟信号以判断该第二时钟信号是领先或落后该第三时钟信号，并产生比较结果；以及藉由调整电路依据该比较结果以调整提供至该延迟线的该控制信号。9.如权利要求8所述的校正方法，其中依据该外部时钟信号以产生该第一时钟信号以及具有该预设延迟的该第二时钟信号的步骤，包括：藉由第一分频器对该外部时钟信号进行分频以产生该第一时钟信号；藉由反相器将该外部时钟信号反相以产生反相时钟信号；以及
藉由第二分频器对该反相时钟信号进行分频以产生该第二时钟信号。10.如权利要求9所述的校正方法，其中该第一分频器是将该外部时钟信号的频率除二，该第二分频器是将该反相时钟信号的频率除二。11.如权利要求8所述的校正方法，其中该延迟基准电路所产生的该第一时钟信号及该第二时钟信号之间的该预设延迟为该外部时钟信号的二分之一个操作周期。12.如权利要求8所述的校正方法，还包括藉由该调整电路以渐进逼近(successive approximation)的方式来调整该控制信号。13.如权利要求8所述的校正方法，其中藉由该调整电路依据该比较结果以调整提供至该延迟线的该控制信号的步骤，还包括：藉由渐进逼近暂存器依据该比较结果确定包括多位的逼近结果；以及藉由数字模拟转换器(digital-to-analog converter，dac)依据该逼近结果产生模拟的该控制信号。14.如权利要求11所述的校正方法，还包括藉由该渐进逼近暂存器依照该比较结果，来依照位顺序确定该逼近结果的这些位。

技术总结
本发明提供一种校正电路及校正方法。校正电路可用以对延迟线进行内建自我测试，校正电路包括延迟基准电路、比较器及调整电路。延迟基准电路可依据外部时钟信号以产生第一时钟信号以及具有预设延迟的第二时钟信号，其中延迟线受控于控制信号，以依据第一时钟信号来产生第三时钟信号。比较器耦接延迟基准电路。比较器可比较第二时钟信号以及第三时钟信号以判断第二时钟信号是领先或落后第三时钟信号，并产生比较结果。调整电路耦接延迟线及比较器，调整电路依据比较结果以调整提供至延迟线的控制信号。的控制信号。的控制信号。


技术研发人员：王凯民 游惟翔 龚豫宝
受保护的技术使用者：力晶积成电子制造股份有限公司
技术研发日：2022.03.03
技术公布日：2023/8/31