一种优化深沟槽低电容TVS的制备方法与流程

一种优化深沟槽低电容tvs的制备方法
技术领域
1.本发明涉及半导体技术领域，尤其涉及一种优化深沟槽低电容tvs的制备方法。


背景技术：

2.在整机和系统中常常会遇到意外的浪涌和电压瞬变异常情况，造成整机和系统中器件的烧毁或击穿。瞬态电压抑制器（transient voltage suppressor，tvs） 是一种用于浪涌和电压瞬变防护的半导体器件，它具体有体积小、响应快、漏电少、可靠性高等优点，而被广泛应用。对于高频电路的保护，则需要低电容性能，以减少寄生电容对电路的干扰，降低高频电路信号的衰减。
3.常规单向导通低电容tvs是通过低击穿电压的雪崩二极管与低电容的导引二极管（一般为pin或nip二极管）组合而成。图4是常规单向导通低电容tvs电路示意图，图中d1是雪崩二极管，起到电压抑制的作用，d2是低电容导引二极管，起到降低电容的作用。在d1/d2旁边并联一个低电容导引二极管d3，d3与d1同向，这样负向的浪涌也能被抑制。d1、d2和d3一起组成了单向导通低电容tvs器件。
4.目前该器件制备的主流工艺方案是深沟槽低电容tvs的工艺方案；首先在高掺杂的p型衬底上生长高电阻率n型外延层，并通过这层外延形成pin和nip低电容引导二极管；然后通过隔离沟槽进行隔离，以缩小面积；最后是通过沟槽和填充工艺在高电阻n型外延下与高掺杂的p型衬底形成雪崩二极管。图5是深沟槽低电容tvs的结构示意图，图中1是高掺杂n型扩散区，2是p+扩散区，3是n+扩散区，4是高电阻n型外延层，5是p+衬底，6是沟槽隔离，7是n型埋层。
5.现有深沟槽低电容tvs的工艺方案中，如何在高掺杂p型衬底上生长高电阻n型外延层，以及如何确保后续工艺，特别是热过程中如何预防衬底自扩散效应，影响高电阻n型外延层的电阻率和极性一直是深沟槽低电容tvs工艺难点之一。
6.高掺杂p型衬底的掺杂浓度为1e18~5e18 atom/cm3之间，为了确保雪崩二极管的低击穿耐压性能要求（仅几个伏特），p型衬底的掺杂浓度不能降低。而高电阻n型外延层的掺杂浓度为1e13~4e13 atom/cm3之间。为了确保引导二极管的低电容，n型外延层的掺杂浓度不能增加。然而，在高掺杂p型衬底上生长高电阻n型外延层，微量的p型掺杂都有可能导致n型外延转变为p型，或造成n型外延在电阻率上的波动。
7.目前主流的解决方案是一方面先在高掺杂p型衬底上生长一层n型外延缓冲层（生长高电阻n型外延层前），掺杂浓度为3e14~5e14 atom/cm3，厚度为5um~10um。用来抵消或抑制tvs生产加工过程中的来自高掺杂p型衬底中硼元素的扩散效应。同时，为了确保能阻挡住自扩散效应，还需要通过注入sb锑元素来形成n型埋层7。 通过离子注入工艺注入1e14~5e14 atom/cm2的sb元素，结合激活&退火工艺实现n型埋层（体内掺杂为5e18~1e19 atom/cm3），来彻底阻挡高掺杂p型衬底；另一方面，在热过程工艺前还需要针对高掺杂p型衬底的背面和侧壁进行背封处理。通过lpcvd（炉管设备）工艺，生长5000a二氧化硅oxide膜层和1500a的氮化硅sin膜层，然后通过干法刻蚀工艺叠加湿法刻蚀工艺，将晶圆正面的二氧化
硅oxide膜层和氮化硅sin膜层去除，确保晶圆背面和侧壁被oxide和sin膜层完全包裹起来，有效的抑制高掺杂p型衬底的自扩散效应来影响后续正面生长高电阻n型外延层。
8.现有深沟槽低电容tvs的工艺方案，工艺复杂，成本昂贵，且成品率波动明显。


技术实现要素：

9.本发明针对以上问题，提供了一种避免了p型衬底自扩散效应，确保了高电阻n型层的电阻率稳定性，提升了tvs器件参数和良品率的稳定性，降低生产成本的一种优化深沟槽低电容tvs的制备方法。
10.本发明的技术方案是：一种优化深沟槽低电容tvs的制备方法，包括以下步骤：s100，提供n型fz衬底；s200，在n型fz衬底上制备n型扩散区、p+扩散区、n+扩散区和隔离沟槽；s300，n型fz衬底背部减薄；s400，n型fz衬底背部制备p型层，并通过p+注入接触到高掺杂n型扩散区，形成雪崩二极管结构。
11.具体的，步骤s100中所述n型fz衬底的掺杂浓度为1e13~4e13 atom/cm3。
12.具体的，所述隔离沟槽的刻蚀深度为50um~55um。
13.具体的，n+扩散区的结深为50um~55um。
14.具体的，所述p型层的结深4um~6um。
15.本发明采用高电阻n型fz（区熔）衬底来替代在高掺杂的p型衬底上生长高电阻率n型外延层。在现在越来越成熟的薄片加工能力的基础上，通过晶圆减薄工艺，同时结合背面高能硼注入工艺来实现背面p型层替代高掺杂的p型衬底。
16.由于直接采用高电阻n型fz衬底来加工tvs器件，没有了高掺杂的p型衬底的影响，因此，从根本上解决和避免了p型衬底自扩散效应，确保了高电阻n型层的电阻率稳定性，提升了tvs器件参数和良品率的稳定性。
17.从tvs加工工艺和器件结构中省去了原本用于避免高掺杂p型衬底自扩散效应的：n型外延缓冲层、n型埋层和针对高掺杂p型衬底的背面和侧壁进行的特殊背封处理（oxide膜层和sin膜层），整体工艺变得简单，有效的降低生产成本。
18.同时，可以通过选择更低掺杂浓度的n型衬底来进一步优化tvs器件的低电容性能，通过调整背面p型层的掺杂浓度来优化雪崩二极管的耐压性能，使得器件参数和应用表现整体得以提升。
附图说明
19.图1是高电阻n型fz衬底的结构示意图，图2是形成高掺杂n型扩散区，p+扩散区，n+扩散区，沟槽隔离的结构示意图，图3是本发明结构示意图，图4是背景技术中常规单向导通低电容tvs电路示意图，图5是常规深沟槽低电容tvs的结构示意图；图中1是高掺杂n型扩散区，2是p+扩散区，3是n+扩散区，41是低掺杂高电阻n型衬底，42是高电阻n型外延层，51是背面p型层，52是p+衬底，6是沟槽隔离，7是n型埋层。
具体实施方式
20.下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能理解为对本发明的限制。
21.在本发明的描述中，需要理解的是，术语“上”、
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下”、
ꢀ“
左”、
ꢀ“
右”、
ꢀ“
竖直”、
ꢀ“
水平”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。在本发明的描述中，除非另有说明，
ꢀ“
多个”的含义是两个或两个以上。
22.在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、
ꢀ“
相连”、
ꢀ“
连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接 ；可以是机械连接，也可以是电连接 ；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。
23.常规单向导通低电容tvs是通过低击穿电压的雪崩二极管与低电容的引导二极管（一般为pin或nip二极管）组合而成，需要在高掺杂的p型衬底上生长高电阻率n型外延层来实现。雪崩二极管的低电压要求p型衬底掺杂浓度要高（1e18~5e18 atom/cm3之间），而引导二极管的低电容要求n型外延层的掺杂浓度要低（1e13~4e13 atom/cm3）。因此，如何在高掺杂p型衬底上生长高电阻n型外延层，以及如何确保后续工艺，特别是热过程中如何预防衬底自扩散效应，影响高电阻n型外延层的电阻率和极性一直是深沟槽低电容tvs工艺难点之一。
24.本发明如图1-3所示；一种优化深沟槽低电容tvs的制备方法，包括以下步骤：s100，提供n型fz衬底；s200，在n型fz衬底上制备n型扩散区、p+扩散区、n+扩散区和隔离沟槽；通过光刻、注入、沟槽刻蚀、cvd填充和高温退火等工艺，形成高掺杂n型扩散区，p+扩散区，n+扩散区，沟槽隔离。其中隔离沟槽刻蚀深度为50um~55um，高温退火（1100c~1200c 5~10小时）后，使高掺杂n型扩散区1的结深为；50um~55um。
25.s300，n型fz衬底背部减薄（减薄厚度为53um~58um）；背面高能注入工艺和激光退火工艺形成背面p型注入（结深4um~6um），使背面p+注入接触到高掺杂n型扩散区1，形成雪崩二极管结构（d1）。
26.s400，n型fz衬底背部制备p型层，并通过p+注入接触到高掺杂n型扩散区，形成雪崩二极管结构。
27.通过背面高能硼注入工艺来实现背面p型层，其注入剂量为2e14~6e14 atom/cm2之间（掺杂浓度约为1e18~5e18 atom/cm3），注入能量为1mev~2mev，配合激光退火工艺，可以实现结深4um~6um的背面p型层，确保和正面高掺杂n型扩散区接触，形成雪崩二极管结构。同时，可通过注入剂量来灵活调节p型层的掺杂浓度，有利于雪崩二极管耐压的进一步优化和微小调整，给tvs整体应用带来了极大提升。
28.进一步限定，步骤s100中所述n型fz衬底的掺杂浓度为1e13~4e13 atom/cm3。
29.通过中子嬗变ntd 工艺实现低掺杂浓度为1e13~4e13 atom/cm3 的n型fz衬底。由
于直接采用高电阻n型fz衬底来加工tvs器件，没有了高掺杂的p型衬底的影响，因此，从根本上解决和避免了p型衬底自扩散效应，确保了高电阻n型层的电阻率稳定性，提升了tvs器件参数和良品率的稳定性，降低生产成本。同时，可以通过选择更低掺杂浓度的n型衬底来进一步优化tvs器件的低电容性能，使得器件参数和应用表现得以提升。
30.表1掺杂浓度1e13atom/cm32.5e13atom/cm34e13atom/cm3电容0.2pf0.35pf0.5pf由表1可知，掺杂浓度和二极管电容强相关，掺杂浓度越低，电容越小，tvs性能越好。
31.选用掺杂浓度为1e13~4e13 atom/cm3n型fz衬底主要是电阻率对标传统低电容tvs器件中的高电阻率n型外延层；这层外延（也即是本专利中的n型衬底）用于形成pin和nip低电容引导二极管。为了确保引导二极管的低电容，n型外延层的掺杂浓度不能增加（业内标准水平）；针对传统低电容tvs加工工艺，如果掺杂浓度进一步降低，工艺控制（自扩散预防）困难大幅增加。本专利由于直接采用高电阻n型fz衬底来加工tvs器件，没有了高掺杂的p型衬底的影响，因此，从根本上解决和避免了p型衬底自扩散效应，确保了高电阻n型层的电阻率稳定性，提升了tvs器件参数和良品率的稳定性，降低生产成本。同时，可以通过选择更低掺杂浓度的n型衬底来进一步优化tvs器件的低电容性能，使得器件参数和应用表现得以提升。
32.进一步限定，所述隔离沟槽的刻蚀深度为50um~55um。
33.由于常规晶圆减薄加工工艺能力可支持55um厚度，为了使背面p+注入接触到高掺杂n型扩散区1，形成雪崩二极管结构（d1）以及形成隔离作用， 需要：1，隔离沟槽的刻蚀深度为50um~55um
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深沟槽刻蚀工艺可以实现刻蚀深度50um~55um（业内650v 沟槽超结mos的常规标准工艺，可以实现）2，高温退火（1100c~1200c ，5~10小时）后，使高掺杂n+扩散区的结深为50um~55um；3，常规背面高能硼注入工艺和激光退火工艺可实现背面p型注入结深4um~6um；进一步限定，高温退火（1100c~1200c ，5~10小时）后，使高掺杂n+扩散区的结深为50um~55um。
34.进一步限定，所述p型层的结深4um~6um。
35.对于本案所公开的内容，还有以下几点需要说明：（1）、本案所公开的实施例附图只涉及到与本案所公开实施例所涉及到的结构，其他结构可参考通常设计；（2）、在不冲突的情况下，本案所公开的实施例及实施例中的特征可以相互组合以得到新的实施例；以上，仅为本案所公开的具体实施方式，但本公开的保护范围并不局限于此，本案所公开的保护范围应以权利要求的保护范围为准。

技术特征：
1.一种优化深沟槽低电容tvs的制备方法，其特征在于，包括以下步骤：s100，提供n型fz衬底；s200，在n型fz衬底上制备n型扩散区、p+扩散区、n+扩散区和隔离沟槽；s300，n型fz衬底背部减薄；s400，n型fz衬底背部制备p型层，并通过p+注入接触到高掺杂n型扩散区，形成雪崩二极管结构。2.根据权利要求1所述的一种优化深沟槽低电容tvs的制备方法，其特征在于，步骤s100中所述n型fz衬底的掺杂浓度为1e13~4e13 atom/cm3。3.根据权利要求1或6所述的一种优化深沟槽低电容tvs的制备方法，其特征在于，所述隔离沟槽的刻蚀深度为50um~55um。4.根据权利要求3所述的一种优化深沟槽低电容tvs的制备方法，其特征在于， n+扩散区的结深为50um~55um。5.根据权利要求1所述的一种优化深沟槽低电容tvs的制备方法，其特征在于，所述p型层的结深4um~6um。

技术总结
一种优化深沟槽低电容TVS的制备方法，涉及半导体技术领域。本发明采用高电阻N型FZ（区熔）衬底来替代在高掺杂的P型衬底上生长高电阻率N型外延层。在现在越来越成熟的薄片加工能力的基础上，通过晶圆减薄工艺，同时结合背面高能硼注入工艺来实现背面P型层替代高掺杂的P型衬底。由于直接采用高电阻N型FZ衬底来加工TVS器件，没有了高掺杂的P型衬底的影响，因此，从根本上解决和避免了P型衬底自扩散效应，确保了高电阻N型层的电阻率稳定性，提升了TVS器件参数和良品率的稳定性。同时，可以通过选择更低掺杂浓度的N型衬底来进一步优化TVS器件的低电容性能，通过调整背面P型层的掺杂浓度来优化雪崩二极管的耐压性能，使得器件参数和应用表现整体得以提升。和应用表现整体得以提升。和应用表现整体得以提升。


技术研发人员：周倩
受保护的技术使用者：上海菱芯半导体技术有限公司
技术研发日：2023.06.08
技术公布日：2023/8/28