三维存储器件的制作方法

1.本实用新型是关于半导体器件，特别是关于一种三维存储器件。


背景技术：

2.现代电子产品中，存储器扮演着不可或缺的重要的角色。存储器除了用来存储使用者的数据，也负责存放中央处理器所执行的程式码以及运算过程中须暂时保存的信息。存储器通常包括存储单元阵列(memory array)以及用于读取(read)、感测(sense)、写入(write)或编程(program)存储单元信息的外围电路(peripheral circuits)。二进制(binary)系统的存储单元具有两种逻辑状态，分别代表逻辑1和逻辑0。其他存储器系统的存储单元可包括更多种逻辑状态。
3.目前发展出的存储器种类可分为易失性存储器(volatile memory)与非易失性存储器(non-volatile memory)。常见的易失性存储器包括动态随机存储器(dynamic random access memory,dram)和静态随机存储器(static random access memory,sram)，其数据会在断电后消失，而必须在下次供电时重新输入。非易失性存储器包括唯读式存储器(read only memory,rom)和闪存(flash memory)，其存储的数据即使切断电源仍然存在，因此在重新供电后可以直接读取早先存储的有效数据。为了在面积效率、读写速度、可靠度、功耗及制造成本等方面达到各种先进电子产品的规格需求，本领域仍持续针对存储器的结构及制造方法进行改良。


技术实现要素：

4.本实用新型目的在于提供一种三维存储器件，其存储单元是以串接成存储串结构的方式垂直设置在衬底上，可提高存储器件的面积效率。另外，借由使存储层填入通孔侧壁的凹陷而在存储单元的上侧和下侧形成凸出部，可改善存储单元之间的电性隔离，减少写入或读取时相邻存储单元之间的信号干扰问题。
5.本实用新型一实施例提供了一种三维存储器件，包括一衬底、设置在所述衬底上的一堆叠结构，以及贯穿所述堆叠结构的一存储串结构。所述堆叠结构包括交替设置的多个导电层和多个电介质层。所述存储串结构包括一导电柱，以及介于所述导电柱与所述堆叠结构之间幷且围绕所述导电柱的一存储层，其中所述存储层包括多个第一凸出部，分别填充在所述导电层和所述电介质层之交界处的多个第一凹陷中。
附图说明
6.所附图示提供对于此实施例更深入的了解，幷纳入此说明书成为其中一部分。这些图示与描述，用来说明一些实施例的原理。须注意的是所有图示均为示意图，以说明和制图方便为目的，相对尺寸及比例都经过调整。相同的符号在不同的实施例中代表相对应或类似的特征。
7.图1至图7为根据本实用新型一实施例之三维存储器件的制造方法步骤示意图，其
中图3为图2所示结构的局部放大图，图7为图6所示结构的局部放大图。
8.图8为图6所示三维存储器件的局部透视图。
9.其中，附图标记说明如下：
10.12堆叠结构
11.100衬底
12.103接触垫
13.110衬垫层
14.112金属氧化物层
15.114氧化硅层
16.120导电-电介质层对
17.122介面层
18.124导电层
19.126电介质层
20.132第一凹陷
21.134第二凹陷
22.140存储层
23.142第一凸出部
24.144第二凸出部
25.150导电柱
26.152阻障层
27.154导电材料
28.103a表面
29.124a顶角
30.124b底角
31.d1深度
32.d2深度
33.e1蚀刻工艺
34.e2蚀刻工艺
35.mc存储单元
36.mcl存储串结构
37.op通孔
38.sw侧壁
39.t1厚度
40.t2厚度
41.t3厚度
42.t4厚度
43.t5厚度
44.tl切线
45.w1宽度
46.w2宽度
47.w3宽度
48.w4宽度
49.w5宽度
具体实施方式
50.为使熟悉本实用新型所属技术领域的一般技术者能更进一步了解本实用新型，下文特列举本实用新型的数个优选实施例，幷配合所附的附图，详细说明本实用新型的构成内容及所欲达成的功效。熟习本实用新型所属领域的技术人员能在不脱离本实用新型的精神下，参考以下所举实施例，而将数个不同实施例中的特征进行替换、重组、混合以完成其他实施例。
51.图1至图7为根据本实用新型一实施例之三维存储器件的制造方法步骤示意图。首先，如图1所示，提供一衬底100，接着于衬底100上形成一衬垫层110，然后在衬垫层110上形成包括交替堆叠的导电层124和电介质层126的堆叠结构12。
52.衬底100可包括一半导体衬底和已经通过半导体工艺制作在所述半导体衬底上的电路元件和互连结构。半导体衬底可以是硅(si)衬底、磊晶硅(epi-si)衬底、硅锗(sige)衬底、碳化硅(sic)衬底或硅覆绝缘(silicon-on-insulator,soi)衬底，但不限于此。电路元件可包括主动元件或被动元件，例如晶体管、二极管、电阻器、电容器，但不限于此。互连结构可包括层间介质层以及设置在层间介质层中的导电结构，例如金属互连、接触插塞和导电垫。在一些实施例中，如图1所示，衬底100的表面可设置有多个彼此分离的接触垫103，用于实现衬底100的电路元件与后续制作在衬底100上的元件(例如图6所示存储串结构mcl)之间的电连接。接触垫103可包括导电材料，例如钨(w)、铜(cu)、铝(al)、钛(ti)、钽(ta)等金属，或前述金属材料之化合物、合金，及/或复合层，但不限于此。根据本实用新型一实施例，接触垫103主要包括钨(w)。
53.衬垫层110可以是由单层或多层电介质材料层所构成，适用的电介质材料可包括氧化硅(sio2)、氮化硅(sin)、氮氧化硅(sion)、氮碳化硅(sicn)、高电介常数(high-k)电介质材料例如氧化铪(hfo2)、氧化铪硅(hfsio4)、铪氧氮化硅(hfsion)、氧化铝(alo)氧化锌(zro2)、氧化钛(tio2)等金属氧化物电介质，或者上述材料之组合，但不限于此。根据本实用新型一实施例，如图1所示，衬垫层110包括复层结构，是由一金属氧化物层112(例如氧化铝)以及一氧化硅层114所构成，其中金属氧化物层112较佳位于下层，并且覆盖住接触垫103的表面。在其他实施例中，衬垫层110可以是由单层的金属氧化物层构成。
54.堆叠结构12其中的各导电层124与其上方的电介质层126共同组成一个导电-电介质层对120。堆叠结构12整体包括的导电-电介质层对120的数量可根据设计需求调整，例如可包括5至10个导电-电介质层对120，但不限于此。导电层124包括导电材料，例如铝(al)、钛(ti)、钽(ta)、钨(w)、铌(nb)、钼(mo)、铜(cu)、氮化钛(tin)、碳化钛(tic)、氮化钽(tan)、钛钨(ti/w)、钛与氮化钛(ti/tin)、多晶硅(poly silicon)、掺杂硅(doped silicon)、硅化物(silicide)等金属或非金属导电材料或其任何组合，但不限于此。根据本实用新型一实施例，导电层124的材料包括钨(w)。电介质层126包括电介质材料，例如氧化硅(sio2)、氮化硅(sin)、氧氮化硅(sion)等电介质材料或其任何组合，但不限于此。根据本实用新型一实
施例，电介质层126的材料包括氧化硅(sio2)。在一些实施例中，位于堆叠结构12越上层的导电层124可具有越厚的厚度，例如请参考图1，最上层至最下层的导电层124分别具有厚度t5、t4、t3、t2和t1，且t5》t4》t3》t2》t1。
55.衬垫层110和堆叠结构12的导电层124和电介质层126分别是通过沉积工艺形成，例如化学气相沉积、物理气相沉积、原子层沉积、溅镀等任何合适的沉积工艺。在一些实施例中，各导电层124的形成步骤可包括先于电介质层126的表面形成一介面层122，然后以介面层122作为晶种层于其上形成导电层124。介面层122可帮助调整导电层124的微结构(例如结晶状态和晶粒尺寸)，以达到期望的电阻率。在一些实施例中，介面层122也具有扩散阻障层的功能，避免导电层124沉积所使用的反应气体扩散至电介质层126内而影响到产品可靠度。介面层122的材料可包括钽(ta)、氮化钽(tan)、钛(ti)、氮化钛(tin)、钛钨(tiw)、钛硅(tisi)、氮化钨(wn)、硅化钨(wsi)、氮硅化钨(wsin)、氮碳化钨(wcn)，或上述材料之组合，但不限于此。根据本实用新型一实施例，介面层122的材料可包括硅化钨(wsi)。
56.请参考图2和图3。接着，对堆叠结构12进行一蚀刻工艺e1，例如电浆蚀刻或反应性离子蚀刻(rie)，形成多个分别对准于接触垫103并且贯穿堆叠结构12的通孔op。在一些实施例中，通孔op的底部可穿过衬垫层110并且暴露出接触垫103。在其他实施例中，衬垫层110可作为蚀刻工艺e1的蚀刻停止层，使通孔op的底部停止在衬垫层110中(例如停止在金属氧化物层112)上而未暴露出接触垫103，后续再用另一次蚀刻工艺(例如图5的蚀刻工艺e2)来移除通孔op底部剩余衬垫层110以暴露出接触垫103。通孔op的形状可大致上是圆孔(参考图8)，但不限于此。在一些实施例中，通孔op由上往下可具有渐缩的尺寸，例如渐小的直径。例如图2所示，切线tl为大致上切过自通孔op的侧壁sw显露出来的导电层124的部分的切线，其相对于衬底100的表面可具有一斜率，而非垂直于衬底100的表面。通孔op穿过各导电层124的部分的宽度由上至下依序为w5、w4、w3、w2和w1，且w5》w4》w3》w2》w1。
57.值得注意的是，本实用新型可调整蚀刻工艺e1或在蚀刻工艺e1后另进行一湿蚀刻处理，以在通孔op侧壁sw之不同材料层的交界处产生较明显的侧向蚀刻，从而在侧壁sw形成多个第一凹陷132和第二凹陷134，其中第一凹陷132位在导电层124和介质层126的各个交界处，第二凹陷134位在导电层124底面、介质层126和介面层122之间。在一些实施例中，由于介面层122的部分更容易被侧向蚀刻移除，使得第二凹陷134相较于第一凹陷132会更深入堆叠结构12内。例如图3所示，若用切线tl作为量测凹陷深度的基准线，第一凹陷132可具有深度d1，第二凹陷134具有深度d2，且深度d2可大于或等于深度d1。导电层124自第一凹陷132显露出来的顶角124a和自第二凹陷134显露出来的底角124b分别可具有圆化轮廓。
58.请参考图4。接着，进行沉积工艺，例如化学气相沉积、物理气相沉积、原子层沉积、溅镀等任何合适的沉积工艺，形成一存储层140共型的沿着堆叠结构12的表面和通孔op的侧壁sw及底面覆盖，并填满第一凹陷132和第二凹陷134。如图4所示，若蚀刻工艺e1后接触垫103已自通孔op的底部暴露出来，则存储层140与接触垫103直接接触。
59.存储层140的材料是根据存储器件的种类来选择，并且可包括单层或多层结构。在一些实施例中，存储层140可包括电介质材料，例如氧化硅(sio2)、氮化硅(sin)、氮氧化硅(sion)、氮碳化硅(sicn)、高电介常数(high-k)电介质材料例如氧化铪(hfo2)、氧化铪硅(hfsio4)、铪氧氮化硅(hfsion)、氧化铝(alo)氧化锌(zro2)、氧化钛(tio2)，或上述之组合，但不限于此。根据本实用新型一实施例，存储器利用存储层140作为电荷存储层来存储数
据，则存储层140可包括高电介常数电介质，或者包括由氧化硅-氮化硅-氧化硅构成之ono复合层。在本实用新型其他实施例中，若是应用在相变存储器(phase change memory,pcm)，则存储层140可包括相变材料例如硫属合金化合物合金(chalcogenide alloy)。若是应用在可变电阻式记忆体(resistive ram,reram)，则存储层140可包括可变电阻材料例如过渡金属氧化物(transition metal oxide,tmd)。
60.请参考图5。接着，进行蚀刻工艺e2，例如电浆蚀刻或反应性离子蚀刻(rie)，蚀刻移除覆盖在堆叠结构12的表面及通孔op的底部的存储层140，显露出接触垫103的表面103a。
61.请参考图6和图7和图8。接着，进行沉积工艺，例如化学气相沉积、物理气相沉积、原子层沉积、溅镀等任何合适的沉积工艺，形成一阻障层152共型的覆盖通孔op侧壁sw上的存储层140和接触垫103的表面103a，然后形成一导电材料154填满通孔op。接着，进行蚀刻工艺或研磨移除工艺，移除通孔op外多余的阻障层152和导电材料154，从而获得分别填充在通孔op内的导电柱150。阻障层152的材料可包括钽(ta)、氮化钽(tan)、钛(ti)、氮化钛(tin)、钛钨(tiw)、钛硅(tisi)、氮化钨(wn)、硅化钨(wsi)、氮硅化钨(wsin)、氮碳化钨(wcn)，或上述材料之组合，但不限于此。根据本实用新型一实施例，阻障层152的材料可包括氮化钛(tin)。导电材料154可包括铝(al)、钛(ti)、钽(ta)、钨(w)、铌(nb)、钼(mo)、铜(cu)、氮化钛(tin)、碳化钛(tic)、氮化钽(tan)、钛钨(ti/w)、钛与氮化钛(ti/tin)、多晶硅(poly silicon)、掺杂硅(doped silicon)、硅化物(silicide)等金属或非金属导电材料或其任何组合，但不限于此。根据本实用新型一实施例，导电材料154包括钨(w)。在本实用新型其他实施例中，若是应用在nand存储器，则导电柱150可包括半导体材料，例如多晶硅。
62.请继续参考请参考图6和图7和图8。制程至此，即获得本实用新型之三维存储器件，其包括衬底100、设置在衬底100中并且自衬底100的表面显露出来的接触垫103、设置在衬底100上并且包括交替设置的多个导电层124和多个电介质层126的堆叠结构12，以及垂直贯穿堆叠结构12并且与接触垫103直接接触的存储串结构(memory column)mcl。如图6所示，存储串结构mcl包括导电柱150和存储层140，其中存储层140位于导电柱150和堆叠结构12之间并且围绕着导电柱150。存储串结构mcl可具有由上往下渐缩的尺寸，且顶部(远离衬底100端)的宽度大于底部(接近衬底100端)宽度。存储层140夹在导电层124与导电柱150之间的部分(例如图7虚线标示的部分)分别是一存储单元mc。可由导电层124和导电柱150对存储单元mc施加电场来切换存储单元mc的状态(例如在充电/放电状态之间切换，或者在高阻值/低阻值状态之间切换)，达到存储数据的目的。借由在通孔op的侧壁sw形成第一凹陷132和第二凹陷134，使后续形成的存储层140填入第一凹陷132和第二凹陷134，从而获得分别位于存储单元mc的上侧和下侧的第一凸出部142和第二凸出部144。在一些实施例中，如图8所示，存储单元mc、第一凸出部142和第二凸出部144可分别是围绕着导电柱150的封闭环形结构。第一凸出部142和第二凸出部144可改善存储单元mc之间的电性隔离，降低写入或读取时相邻存储单元mc之间的信号干扰问题。此外，本实用新型借由形成第一凹陷132和第二凹陷134来圆化导电层124的顶角124a和底角124b，使顶角124a和底角124b分别具有圆化轮廓，如此可使导电层124在存储层140内产生较可控的电场，减少存储层140受损缺陷的情况，进而改善元件可靠度。
63.综合以上，本实用新型之三维存储器件，其存储单元是以串接成存储串结构的方
式垂直设置在衬底上，可提高存储器件的面积效率。另外，本实用新型在通孔内形成存储串结构前，在通孔侧壁显露出来的导电层和电介质层的交界处形成凹陷，使存储层填入凹陷，从而在存储单元之间形成凸出部，可改善存储单元之间的电性隔离，降低写入或读取时相邻存储单元之间的信号干扰问题。
64.以上所述仅为本实用新型的优选实施例而已，幷不用于限制本实用新型，对于本领域的技术人员来说，本实用新型可以有各种更改和变化。凡在本实用新型的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。

技术特征：
1.一种三维存储器件，其特征在于，包括：一衬底；一堆叠结构，设置在所述衬底上，包括交替设置的多个导电层和多个电介质层；以及一存储串结构，贯穿所述堆叠结构，并且包括：一导电柱；以及一存储层，介于所述导电柱与所述堆叠结构之间幷且围绕所述导电柱，其中所述存储层包括多个第一凸出部，分别填充在所述导电层和所述电介质层之交界处的多个第一凹陷中。2.根据权利要求1所述的三维存储器件，其特征在于，所述堆叠结构还包括多个介面层，分别位于所述导电层的底面与所述电介质层之间。3.根据权利要求2所述的三维存储器件，其特征在于，所述存储层还包括多个第二凸出部，分别填充在所述导电层、所述电介质层，和所述介面层之间的多个第二凹陷中，其中所述第二凹陷的深度大于所述第一凹陷的深度。4.根据权利要求1所述的三维存储器件，其特征在于，还包括：一接触垫，设置在所述衬底中；以及一衬垫层，设置在所述堆叠结构与所述衬底之间，其中所述存储串结构穿过所述衬垫层，与所述接触垫直接接触。5.根据权利要求4所述的三维存储器件，其特征在于，所述衬垫层包括一金属氧化物层。6.根据权利要求1所述的三维存储器件，其特征在于，所述导电层与所述第一凸出部接触的部分包括一圆化轮廓。7.根据权利要求1所述的三维存储器件，其特征在于，所述存储串结构的顶部宽度大于底部宽度。8.根据权利要求1所述的三维存储器件，其特征在于，所述多个导电层中，越上层的厚度越厚。

技术总结
本实用新型公开了一种三维存储器件，包括一衬底、设置在衬底上的一堆叠结构，以及贯穿堆叠结构的一存储串结构。堆叠结构包括交替设置的多个导电层和多个电介质层。存储串结构包括一导电柱，以及介于导电柱与堆叠结构之间幷且围绕着导电柱的一存储层，其中存储层包括多个第一凸出部，分别填充在导电层和电介质层之交界处的多个第一凹陷中，可改善存储单元之间的电性隔离，减少写入或读取时相邻存储单元之间的信号干扰问题。间的信号干扰问题。间的信号干扰问题。


技术研发人员：何世伟 戴灿发 刁德天宇 孔果果 朱贤士 余永健
受保护的技术使用者：福建省晋华集成电路有限公司
技术研发日：2022.12.14
技术公布日：2023/8/26